2.增强型配置
设备（ EPC4 ， EPC8 &
EPC16 ）数据表
CF52002-2.1
特点
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增强型配置器件包括EPC4 ， EPC8和EPC16
器件
于Stratix单芯片配置解决方案
系列，旋风
系列， APEX II ， APEX 20K （包括APEX 20K ， APEX 20KC ，并
APEX 20KE ） ，水星 ， ACEX
1K和FLEX
10K （ FLEX 10KE
和FLEX 10KA ）设备
包含用于配置数据的4,8和16兆位闪存
存储
片上压缩功能几乎翻了一番有效
●
配置密度
标准的闪存芯片和控制器，模具合并成单一的叠层
芯片封装
外接闪光灯接口支持的并行闪存编程和
对未使用的内存部分外部处理器访问
●
通过外部Flash存储器块/扇区保护功能
闪存接口
●
支持EPC16和EPC4设备
为远程和本地的重新配置多达页面模式支持
8配置为在整个系统
兼容Stratix系列远程系统配置
●
特征
支持字节范围内的配置方式快速被动并行（ FPP ） ;
每8位的输出数据
DCLK
周期
支持真正的n比特的并行结构（ n = 1时，2个，4个和8）的
Altera公司的FPGA
引脚可选的2毫秒或100毫秒的上电复位（ POR ）时间
配置时钟支持可编程的输入源和
频率合成
●
支持多个配置时钟源（内部
振荡器和外部时钟输入引脚）
●
外部时钟源频率高达133 MHz的
内部振荡器默认为10 MHz的;可编程高
●
33 ，50和66兆赫的频率
通过用户可编程的时钟分频合成支持
●
计数器
可以在100引脚塑料四方扁平封装（ PQFP ）和88针
超FINELINE BGA
套餐
在100引脚支持的所有设备之间的垂直迁移
●
PQFP封装
3.3 V电源电压（内核和I / O）
Altera公司。
2005年8月
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功能说明
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硬件符合IEEE标准。 1532在系统
编程（ISP）的规范
通过果酱标准测试和编程语言支持ISP
（ STAPL ）
支持联合测试行动组（ JTAG ）边界扫描
nINIT_CONF
引脚允许专用的JTAG指令来启动FPGA
CON组fi guration
内部上拉电阻
nINIT_CONF
始终启用
用户可编程的内部弱上拉电阻上
NCS
和
OE
引脚
外置闪光灯接口地址内部弱上拉电阻
和控制线，总线保持数据线
待机模式下降低功耗
f
有关FPGA配置方案和先进的更多信息
功能，是指在适当的FPGA系列章
配置手册。
Altera的增强配置器件是单器件，高速，
非常高密度FPGA高级配置解决方案。核心
的增强结构元件被分成两个主要模块，一
配置控制器和快闪存储器。闪速存储器是用来
对于由一个或多个Altera公司的系统存储配置数据
FPGA中。闪速存储器的未用部分可被用来存储
处理器的代码或数据，可以经由外部闪光灯接口访问
经过FPGA配置完成。
1
外置闪光灯接口在EPC16当前支持
和EPC4设备。有关使用此功能的信息
EPC8设备，联系Altera应用。
实用
描述
增强型配置器件具有3.3 V内核和I / O接口。
控制器芯片是实现各个同步系统
接口和功能。
图2-1
示出的方框图
增强型配置的设备。该控制器芯片具有三个
独立的接口：
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控制器和Altera公司之间的配置界面
的FPGA （多个）
控制器上的JTAG接口，可在系统
闪速存储器的编程（ISP）的
外部闪存接口控制器股与外部
处理器或FPGA实现的Nios
嵌入式处理器
（ ISP和配置后，界面中提供）
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配置手册，第2卷
Altera公司。
2005年8月
增强型配置器件（ EPC4 ， EPC8 & EPC16 ）数据表
图2-1 。增强型配置器件框图
JTAG / ISP接口
增强型配置器件
共享闪存
接口
FL灰
调节器
FPGA
共享闪存接口
增强型配置器件具有多种配置
计划。除了支持传统的被动串行（PS）的
为单个设备或一串行设备链，配置方案
增强配置器件具有并发配置和
并行配置。与并行配置方案，最多
8 PS设备链可以同时进行配置。在FPP
配置方案， 8位数据被移入FPGA每个周期。
这些方案都显著配置时间减少了
传统的方案。
此外，增强配置器件具有动态
配置或页面模式功能。此功能可让您
动态地重新配置所有的FPGA系统中的新形象
存储在配置存储器中。多达八个不同的系统
配置或页面可以存储在存储器，并使用所选择的
PGM[2..0]
销。您的系统可以通过动态重新配置
选择的八页中的一个，并发起一个重新配置周期。
本页面模式功能结合外接闪光灯接口允许
系统配置数据的远程和本地更新。增强
配置设备是从Stratix远程系统兼容
配置功能。
Altera公司。
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配置手册，第2卷
功能说明
1
有关的Stratix远程系统配置的更多信息，
参阅
使用远程系统配置采用Stratix &
在Stratix器件手册的Stratix GX器件的篇章。
其他用户可编程特性包括：
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配置数据的实时压缩
可编程配置时钟（ DCLK ）
闪存ISP
可编程上电复位延迟（ PORSEL ）
FPGA配置
FPGA的配置是由配置控制器芯片来管理。
这个过程包括从闪速存储器读取配置数据，
解压缩它，如果有必要，通过发送配置数据
适当
数据[ ]
销，并处理错误条件。
上电复位后，控制器确定所述用户定义的配置
选择由从闪速存储器中读出它的选择位。这些选项
包括配置方案，配置时钟速度，
解压，并配置页面设置。期权位
保存在flash地址地址0x8000 （字地址），并占据
512位或32字的存储器。这些选项的位所使用的读
内部闪存接口，默认10 MHz内部振荡器。
获得配置设置后，它会检查FPGA准备
通过监视接收的配置数据
的nSTATUS
和
CONF_DONE
线。当FPGA就绪（的nSTATUS高且
CONF_DONE
是低的）时，控制器使用开始数据传输
DCLK
和
数据[ ]
输出管脚。控制器选择配置页
可以通过采样传送给FPGA （多个）其
PGM[2..0]
上电复位后引脚
或复位。
的结构单元的功能是传输解压缩数据
到FPGA ，这取决于配置方案。增强
配置设备支持四个并发配置模式，与
n = 1时，2个，4个或8个（其中n是被每个发送的比特数
DCLK
周期
对
数据[N ]
线）。值n = 1对应于传统的PS
配置方案。值n = 2时，4和8分别对应于并发
2 ，4或8个不同的PS配置链条，分别配置。
此外， FPGA能够在FPP模式，其中八个比特被配置
of
数据
被移入％的FPGA
DCLK
周期。根据不同的
配置总线宽度（ n）时，该电路转移的未压缩
配置数据的有效
数据[N ]
销。未使用
数据[ ]
引脚驱动
低。
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配置手册，第2卷
Altera公司。
2005年8月
增强型配置器件（ EPC4 ， EPC8 & EPC16 ）数据表
除了发送配置数据到FPGA中，在
配置电路还负责配置暂停
只要有足够的数据可用于传输。出现这种情况
当闪光读取带宽比配置写入下
带宽。配置是通过停止暂停
DCLK
到FPGA ，
等待数据时，必须从闪存读或数据是
解压缩。这种技术被称为“暂停
DCLK 。 “
增强型配置器件闪存设有90 ns访问
时间（大约10兆赫） 。因此，闪存读带宽是有限
以大约每秒160兆比特（ Mbps）的（ 16位闪存数据总线，
DQ []
at
10兆赫） 。但是，配置速度支持Altera FPGA的
要高得多，并转化为高配置的写入带宽。
例如， 100兆赫的Stratix FPP配置需要在速度数据
800Mbps的（8位
数据[ ]
总线在100MHz ） 。这是比要高得多
160 Mbps的闪速存储器可支持，并且是限制因素
配置时间。压缩增加了闪光灯的有效读取
自配置数据相同量的带宽占用更少
空间中压缩后的闪存。由于配置的Stratix
数据的压缩率是大约2时，有效的读
带宽增加一倍至约320 Mbps的。
最后，配置控制器还期间管理错误
配置。一
CONF_DONE
当对FPGA不DE-发生错误
断言其
CONF_DONE
的最后一位后的64 DCLK周期信号
配置数据被发送。当一个
CONF_DONE
被检测到的错误，
控制器的脉冲
OE
线低，这拉
的nSTATUS
低，
触发另一个配置周期。
在FPGA检测时的循环冗余校验（ CRC ）错误发生
腐败的配置数据。这种损坏可能是导致
噪声耦合电路板上，如对穷人的信号完整性
配置信号。当这个错误是由FPGA的信号（通过
驱动
的nSTATUS
线为低电平）时，控制器停止配置。如果
自动重启配置错误后，
选项是在FPGA启用
它释放了
的nSTATUS
后复位超时周期和信号
控制器尝试重新配置的FPGA 。
后FPGA配置过程完成时，控制器驱动
DCLK
低，并且
数据[ ]
销高。此外，控制器三
指出其内部接口的闪存，使内部弱
上拉闪光灯地址和控制线，并允许总线保
闪存数据线电路。
以下各节简要介绍了不同的配置
通过增强配置设备所支持的方案： FPP ，PS和
同时配置。
Altera公司。
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配置手册，第2卷
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