经典
EPLD系列
数据表
1999年5月版。五
特点
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完整系列器件具有300900可用门逻辑密度
（见
表1）
设备擦除和重编程具有非易失性的EPROM
配置元素
快引脚到引脚的逻辑延迟低至10 ns的和频率计数器
高达100兆赫
24至68引脚双列直插式封装（ DIP ） ，塑料J形引脚可用
芯片载体（ PLCC） ，针栅阵列（ PGA）和小外形
集成电路（ SOIC ）封装
可编程安全位保护的专有设计
100％的一般测试，以提供100％的编程收率
可编程寄存器提供D，T ， JK和SR触发器与
明确个人和时钟控制
软件设计支持担纲的Altera
MAX + PLUS
II
在基于Windows的个人电脑，以及开发系统
孙SPARC工作站， HP 9000系列700/800 ， IBM RISC系统/ 6000
工作站和第三方开发系统
编程支持Altera的主编程装置
（MPU） ;编程硬件从数据I / O， BP Microsystems公司，
和其他第三方程序供应商
额外的设计输入和仿真支持EDIF提供，
参数化模块库（ LPM ） ， Verilog HDL语言，VHDL和
其他接口流行的EDA工具制造商，如
Cadence公司，示例逻辑， Mentor Graphics公司，的OrCAD ， Synopsys公司，
Synplicity公司和VeriBest
表1.经典设备功能
特征
可用门
宏单元
最大用户I / O引脚
t
PD
（纳秒）
f
CNT
（兆赫）
EP610
EP610I
300
16
22
10
100
EP910
EP910I
450
24
38
12
76.9
EP1810
900
48
64
20
50
Altera公司。
A-DS-CLASSIC-05
745
经典EPLD系列数据手册
一般
描述
Altera的经典
TM
器件系列提供了一个解决方案，以高速，低
功率逻辑整合。制造在先进的CMOS技术，
经典的器件还具有一个涡轮的唯一版本，其在此描述
数据表。
经典的设备支持100 ％ TTL仿真，并且可以轻松地集成
密度为300到多个PAL-和GAL型器件
900可用门。经典系列提供了引脚对引脚的逻辑延误
低到10毫微秒和计数器频率高达100兆赫。经典设备
可在很宽的范围内包，包括陶瓷双列直插式
封装（ CERDIP ） ，塑料双列直插式封装（ PDIP ） ，塑胶J引线芯片
载体（ PLCC） ，陶瓷的J形引线芯片载体（ JLCC ） ，针栅阵列（PGA），
和小外形集成电路（ SOIC ）封装。
基于EPROM的经典设备可以降低工作功耗
在不牺牲性能。这降低了功耗
使得经典系列非常适合于各种低功耗
应用程序。
经典的设备100 ％一般在窗口测试设备
包，并且可以用紫外（ UV）光被删除，从而允许设计
变化被迅速执行。
经典的设备使用加总的产品逻辑和可编程寄存器。
加总的副产物的逻辑提供一个可编程和/固定或
能够实现逻辑与多达8个乘积项的结构。该
可编程寄存器可以单独编程为D，T ， Sr，或者
JK触发器的操作，也可以绕过组合操作。在
此外，宏小区的寄存器可以单独时钟或者通过一个全球
时钟或通过任何输入或反馈路径
和
数组。 Altera的
专有的可编程I / O架构，允许设计者
对于组合或注册程序的输出和反馈路径
运行在这两个高电平有效和低电平有效模式。这些特点使
它可以同时实现各种逻辑功能。
经典的设备由Altera公司的MAX + PLUS II开发支持
系统中，一个单一的，集成的软件包，提供了原理图， textincluding
VHDL ， Verilog HDL语言，以及Altera硬件描述语言
（ AHDL ） - 和波形设计输入，编译和逻辑综合，
仿真和时序分析和器件编程。该
MAX + PLUS II软件提供EDIF 2 0 0 3 0 0 ， LPM ， VHDL ，
Verilog HDL语言，和其他接口的附加设计输入和
仿真支持其他行业标准的PC和工作站 -
基于EDA工具。在MAX + PLUS II软件在基于Windows的运行
个人电脑，以及太阳SPARC工作站， HP 9000系列700/800 ，和IBM RISC
系统/ 6000工作站。这些器件还包含板载逻辑测试
电路允许在功能和AC特定网络阳离子VERI网络阳离子
标准生产溢流。
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Altera公司。
经典EPLD系列数据手册
可编程-AND阵列的8个乘积项喂8输入
OR
门，然后送入一个输入到一个
XOR
门。另一个输入到
XOR
栅极被连接到一个可编程位，允许在阵列输出
反转。 Altera公司的MAX + PLUS II软件使用
XOR
大门
要么实现高电平有效或低电平有效逻辑，或德摩根的
反转以减少实施所需的乘积项数
功能。
可编程寄存器
为了实现注册功能，每个宏单元的寄存器可以
独立编程为D，T ， JK或SR运行。如果需要的话，该
寄存器可以被绕过的组合操作。在设计
编译时， MAX + PLUS II软件选择最有效的寄存器
操作为每个注册的功能，以减少逻辑资源
所需的设计。寄存器有一个单独的异步清零
函数，它是由一个专用的乘积项进行控制。这些寄存器
是在上电期间自动清零。
此外，宏小区的寄存器可以单独由任一时钟
全局时钟或任何输入或反馈路径
和
数组。 Altera的
专有的可编程I / O架构，允许设计者
对于组合或注册程序的输出和反馈路径
运行在这两个高电平有效和低电平有效模式。这些特点使
它可以同时实现各种逻辑功能。
输出使能/时钟选择
图2
示出了两种操作模式（模式0和1）被提供
输出使能/时钟（ OE / CLK ）选择。该
OE / CLK
选择，这是
由一个单一的可编程位来控制，可以单独配置
每个宏单元。在模式0中，三态输出缓冲器由控制
单一产品的术语。如果输出使能为高时，输出缓冲器是
启用。如果输出使能为低时，输出具有高阻抗
值。在模式0中，宏蜂窝触发器的时钟由它的全局时钟输入
信号。
在模式1 ，输出使能缓冲区始终处于启用状态，和宏蜂窝
寄存器可以由一个产物生成的阵列时钟信号来触发
任期。该模式允许寄存器分别被任何时钟信号
对
和
数组。既在真实和互补信号
和
阵，
该寄存器可配置为上升沿或下降沿触发。这
产品长期控制的时钟配置还支持时钟门控
结构。
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Altera公司。
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