1.引言
CII51001-3.2
介绍
继非常成功的第一代Cyclone
设备
家庭中，Altera
的Cyclone II FPGA的扩展低成本FPGA的密度
范围为68,416个逻辑单元（LE ），并提供高达622可用的I / O
销和嵌入式存储器高达1.1兆比特。的Cyclone II FPGA是
使用TSMC的90 - nm低k电介质300毫米晶圆制造
流程，以确保快速的可用性，成本低。通过最大限度地减少硅
区， Cyclone II器件可以支持复杂的数字系统在单一
芯片的成本相媲美的的ASIC 。与其他FPGA厂商谁
折衷的功耗和性能，低成本， Altera的
最新一代低成本FPGA -的Cyclone II FPGA中，提供更高的60 ％
性能和相互竞争的90纳米一半的功耗
FPGA中。低成本和Cyclone II FPGA而优化的功能集使
他们的汽车，消费各种各样的理想解决方案，
通信，视频处理，测试和测量，以及其它
终端市场的解决方案。参考设计，系统图和IP ，发现
at
www.Altera.com ，
可以帮助您快速开发完成
采用的Cyclone II FPGA中端市场解决方案。
低成本嵌入式处理解决方案
Cyclone II器件支持Nios II嵌入式处理器，它允许
你要实现自定义，适合嵌入式处理解决方案。飓风II
设备还可以扩大外设，内存，I / O，或性能
的嵌入式处理器。单个或多个Nios II嵌入式处理器
可以设计成一个Cyclone II器件提供额外的
联合处理能力，甚至取代现有的嵌入式处理器
您的系统。使用Cyclone II和Nios II的同时允许低成本，
高性能嵌入式处理解决方案，它允许你
延长产品的生命周期，提高了产品上市时间超过
标准产品解决方案。
低成本DSP解决方案
采用的Cyclone II单独或作为DSP协处理器，以提高FPGA的
价格与性能比为数字信号处理（ DSP）的
应用程序。您可以实现高性能又低成本的DSP
具有以下的Cyclone II功能和设计支持系统：
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Altera公司。
2008年2月
多达150个18× 18乘法器
高达1.1兆比特的片上嵌入式存储器
高速接口的外部存储器
1–1
特点
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DSP知识产权（ IP）内核
DSP Builder界面，以Mathworks公司的Simulink和Matlab
设计环境
DSP开发套件Cyclone II版
Cyclone II器件包括一个功能强大的FPGA功能集优化
低成本的应用，包括大范围的密度，存储器
嵌入式乘法器和封装选择。 Cyclone II器件支持
广泛的共同外部存储器接口和I / O协议
在低成本应用要求。 Altera提供参数化的IP核
和合作伙伴进行使用Cyclone II接口和协议，方便快捷。
特点
在Cyclone II器件系列提供了以下功能：
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与4608至68416个LE高密度架构
●
M4K嵌入式存储器块
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可用的RAM不降低可高达1.1兆比特
逻辑
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每块4096存储位（每块包括512位4,608
奇偶位）
●
的×1，× 2，× 4 ， ×8， ×9可变端口配置，× 16 ，× 18 ，× 32 ，
和× 36
●
真正的双端口（一个读和一个写两读，两
写入）操作为×1，× 2，× 4 ， ×8， ×9 ，× 16和× 18模式
●
字节使能数据输入过程中写入屏蔽
●
高达260 MHz的操作
嵌入式乘法器
●
高达150 18- ×18位乘法器每个被配置为两个
独立9- ×9位乘法器具有高达250兆赫
性能
●
可选的输入和输出寄存器
先进的I / O支持
●
高速差分I / O标准支持，包括LVDS ，
RSDS ，迷你LVDS ， LVPECL ，差分HSTL和差分
SSTL
●
单端I / O标准支持，包括2.5 V和1.8 V，
SSTL I类和II ， 1.8 V和1.5 V HSTL I类和II ， 3.3 - V PCI
和PCI -X 1.0 ，3.3V ，2.5V ，1.8V和1.5V的LVCMOS和3.3- ， 2.5-，
和1.8 -V LVTTL
●
外围组件互连特别兴趣小组（PCI
SIG ）
PCI本地总线规范3.0修订版
符合3.3 -V
运行在33或66兆赫的32位或64位接口
●
PCI Express的与外部的TI PHY和一个Altera的PCI Express
× 1的MegaCore
功能
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1–2
Cyclone II器件手册，卷1
Altera公司。
2008年2月
介绍
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133 - MHz的PCI -X 1.0规格兼容
高速外部存储器支持，包括DDR ， DDR2 ，
和SDR SDRAM和QDRII SRAM支持下降
Altera的IP MegaCore功能的易用性
每个I / O单元三个专用寄存器（ IOE ） ：一个输入
寄存器，一个输出寄存器，和一个输出使能寄存器
可编程总线保持功能
可编程输出驱动强度功能
从脚到IOE或逻辑阵列可编程延迟
I / O组分组独特VCCIO和/或VREF银行
设置
多电压
I / O为1.5标准的支持， 1.8V，2.5V和
3.3-interfaces
热插拔操作的支持
三态与I / O引脚弱上拉之前和期间
CON组fi guration
可编程的漏极开路输出
系列的片上端接支持
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灵活的时钟管理电路
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分层时钟网络达402.5 MHz的性能
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每台设备最多4个PLL提供的时钟乘法和
师，相位偏移，可编程占空比和外部
时钟输出，进行系统级的时钟管理和
偏移控制
●
在驱动全局时钟网络16个全局时钟线
在整个设备
设备CON组fi guration
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快速串行配置允许小于配置时间
100毫秒
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解压缩功能，允许使用更小的编程文件
存储和更快的配置时间
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支持多种配置方式：主动串行，被动
串行和基于JTAG的配置
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通过低成本的串行配置支持的配置
器件
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设备配置支持多个电压（或3.3 ， 2.5 ，
或1.8 V ）
知识产权
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Altera宏功能和Altera MegaCore功能的支持，
和Altera宏功能合作伙伴计划（ AMPP
SM
)
宏功能的支持，为广泛的嵌入式
处理器，片上和片外接口，外围设备
功能， DSP功能和通信功能，
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Altera公司。
2008年2月
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Cyclone II器件手册，卷1
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