APEX 20KC
可编程逻辑
设备
数据表
2002年2月版。 2.0
功能...
■
■
使用可编程逻辑器件（PLD）制造的0.15 -μm的清一色
层铜金属制造工艺
–
快25 ％至35％的设计性能比APEX
TM
20KE设备
–
与APEX 20KE器件引脚兼容
–
高性能，低功耗的铜互连
–
多核
TM
体系结构集成的查找表（ LUT）的逻辑
和嵌入式存储器
–
LUT逻辑用于寄存器密集型功能
–
嵌入式系统块（ ESB产品），用于实现存储
功能，包括先入先出（FIFO ）缓冲器，双端口
RAM和内容可寻址存储器（ CAM）的
高密度的体系结构
–
20万到100万门的典型（见
表1）
–
高达38,400逻辑单元（LE ）
–
可以在不降低使用高达327680 RAM中的位
可用逻辑
注（1）
EP20K400C
1,052,000
400,000
16,640
104
212,992
4
-7, -8, -9
1,664
488
表1. APEX 20KC设备功能
特征
最大的系统门
典型的盖茨
LES
ESB产品
最大RAM位
锁相环
(2)
速度等级
(3)
最大的宏
最大用户I / O引脚
注意事项：
(1)
(2)
(3)
EP20K200C
526,000
200,000
8,320
52
106,496
2
-7, -8, -9
832
376
EP20K600C
1,537,000
600,000
24,320
152
311,296
4
-7, -8, -9
2,432
588
EP20K1000C
1,772,000
1,000,000
38,400
160
327,680
4
-7, -8, -9
2,560
708
嵌入式IEEE标准。 1149.1联合测试行动组（ JTAG ）边界扫描电路，有助于达
57000的额外大门。
PLL ：锁相环。
在-7速度等级提供最快的性能。
Altera公司。
DS-APEX20KC-2.0
1
APEX 20KC可编程逻辑器件数据手册
...详细信息
特点
■
■
■
低功耗工作设计
–
1.8 V电源电压（见
表2）
–
铜互连降低功耗
–
多电压
TM
I / O支持1.8 V， 2.5 V和3.3 V接口
–
ESB产品提供可编程节电模式
灵活的时钟管理电路具有多达4锁相
回路（ PLL）的
–
内置低偏移时钟树
–
多达八个全局时钟信号
–
ClockLock
TM
功能降低时钟延迟和偏移
–
ClockBoost
TM
功能提供时钟倍频和
区划
–
ClockShift
TM
功能提供可编程时钟相位和
延迟换挡
强大的I / O功能
–
符合外围部件互连特别
兴趣小组（ PCI SIG ）
PCI本地总线规范，
修订版2.2
对于3.3V的操作在33或66兆赫和32位或64位
–
支持高速外部存储器，包括DDR
同步动态RAM（ SDRAM）和ZBT静态RAM
（ SRAM）的
–
16个输入和16个输出通道LVDS ，每840兆
秒（Mbps ）
–
从I / O引脚直接连接到本地互连提供
快
t
CO
和
t
SU
次复杂的逻辑
–
为1.8 V， 2.5 V和3.3 V接口，多电压I / O支持
–
可编程的钳位到V
CCIO
–
个别三态输出使能控制每个引脚
–
可编程输出摆率控制，以降低开关
噪音
–
支持先进的I / O标准，包括低电压
差分信号（ LVDS ） ， LVPECL ， PCI -X ， AGP ， CTT ，
SSTL- 3和SSTL -2， GTL + ，和HSTL I类
–
支持热插拔操作
–
之前和配置过程中拉在I / O引脚
表2. APEX 20KC电源电压
特征
内部电源电压（V
CCINT
)
多电压I / O接口电压电平（V
CCIO
)
注意：
(1)
APEX 20KC设备可以是5.0 V电压通过一个外部电阻器。
电压
1.8 V
1.8 V, 2.5 V, 3.3 V, 5.0 V
(1)
2
Altera公司。
APEX 20KC可编程逻辑器件数据手册
■
■
先进的互连结构
–
铜互连的高性能
–
四个等级的FastTrack
互连结构
提供快速，可预测的互连延迟
–
专用进位链实现这种算法功能
作为快速加法器，计数器和比较器（自动使用
软件工具和宏功能）
–
专用级联链实现高速，
高扇入逻辑功能（自动使用软件工具
和宏功能）
–
交错的本地互连允许一个LE驱动29等
的LE通过快速的本地互连
先进的软件支持
–
软件设计支持和自动布局布线
由Altera公司提供的
的Quartus
TM
对于II开发系统
基于Windows的PC ，孙SPARCstations和HP 9000
系列700/800工作站
–
Altera公司的MegaCore
功能和Altera宏功能合作伙伴
计划（AMPP
SM
对于APEX 20KC优化）宏功能
建筑用
–
NativeLink
TM
与流行的综合，仿真的集成，
和定时分析工具
–
的Quartus II的SignalTap
嵌入式逻辑分析仪简化
在系统的设计通过给进入内部节点评价
设备操作期间
–
支持流行的版本控制软件套件，包括
PVCS ， RCS和SCCS
表3. APEX 20KC QFP & BGA封装选项& I / O数
设备
208引脚PQFP 240引脚PQFP
136
168
注意事项（1 ） ， （ 2 ）
652引脚BGA
356引脚BGA
271
EP20K200C
EP20K400C
EP20K600C
EP20K1000C
488
488
488
Altera公司。
3
APEX 20KC可编程逻辑器件数据手册
表4. APEX 20KC FINELINE BGA封装选项& I / O数
注意事项（1 ） ， （ 2 ）
设备
EP20K200C
EP20K400C
EP20K600C
EP20K1000C
注释表：
(1)
(2)
(3)
I / O数量，包括专用的输入和时钟引脚。
APEX 20KC器件封装类型包括塑料四方扁平封装（ PQFP ） ， 1.27毫米
间距球栅阵列（BGA ） ，和1.00毫米间距的BGA FINELINE
TM
包。
该器件采用热增强型封装，这是比普通高
封装。咨询
Altera器件封装信息数据表
有关详细
封装尺寸信息。
484针
376
672针
1020引脚
488
(3)
508
(3)
508
(3)
588
708
表5. APEX 20KC QFP & BGA封装尺寸
特征
间距（mm ）
面积（mm）
长
×
宽度（mm
×
mm)
2
208引脚PQFP
0.50
924
30.4
×
30.4
240针PQFP
0.50
1,218
34.9
×
34.9
356引脚BGA
1.27
1,225
35.0
×
35.0
652引脚BGA
1.27
2,025
45.0
×
45.0
表6. APEX 20KC FINELINE BGA封装尺寸
特征
间距（mm ）
面积（mm）
长
×
宽度（mm
×
mm)
2
484针
1.00
529
23
×
23
672针
1.00
729
27
×
27
1020引脚
1.00
1,089
33
×
33
一般
描述
类似APEX 20K和APEX 20KE设备， APEX 20KC设备报价
多核架构，它结合的优势基于LUT
和乘积项为基础的，具有增强的存储结构的设备。
基于LUT的逻辑提供优化的性能和效率的数据 -
路径，寄存器密集，数学，或数字信号处理（ DSP）的
设计。产品长期为基础的逻辑是复杂的优化
组合路径，如复杂的状态机。 LUT的和产品展示
结合存储器的功能和各种各样的术语为基础的逻辑
的MegaCore和AMPP功能使APEX 20KC架构
特别适用于SOPC的设计。历史上的应用要求
LUT的，产品term- ，和基于存储器的设备的组合，现在可以
被集成到一个APEX 20KC设备。
4
Altera公司。
APEX 20KC可编程逻辑器件数据手册
APEX 20KC器件具有附加功能，如增强型I / O
标准的支持， CAM ，额外的全局时钟，以及增强
ClockLock时钟电路。
表7
表示包含在所述特征
APEX 20KC设备。
表7. APEX 20KC器件特性（共2第1部分）
特征
多核系统集成
热插拔支持
的SignalTap逻辑分析
32位/ 64位， 33 - MHz的PCI
32位/ 64位， 66 - MHz的PCI
多电压I / O
全面支持
全面支持
全面支持
完全符合
完全符合在-7和-8速度等级的
选择设备
1.8 V， 2.5 V或3.3 V V
CCIO
V
CCIO
银行选择银行
5.0 - V宽容与使用外部电阻
时钟延迟降低
m
/(n
×
v)
时钟乘法
驱动ClockLock输出片
外部时钟反馈
ClockShift电路
LVDS支持
多达4个PLL
ClockShift时钟相位调整
八
APEX 20KC设备
ClockLock支持
专用时钟输入引脚
Altera公司。
5
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