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256MB SDRAM
订购信息
EM 8M 48 32 4 4 V B A - 8 F
eorex
标志
F:
无铅封装
动力
空白：标准
L
：低功耗
I
：工业
EDO / FPM
D- RAMBUS
DDRSDRAM
DDRSGRAM
SGRAM
SDRAM
:
:
:
:
:
:
40
41
42
43
46
48
密度
16M
： 16兆比特
8M
： 8兆比特
4M
： 4兆比特
2M
： 2兆比特
1M
： 1兆比特
组织
8
: x8
9
: x9
16
: x16
18
: x18
32
: x32
刷新
1
: 1K,
8
: 8K
2
: 2K,
6
:16K
4
: 4K
银行
2
： 2Bank
6
： 16Bank
4
： 4Bank
3
： 32Bank
8
： 8Bank
最小周期时间（最大频率）。
-5
：为5ns （ 200MHz的）
-6
：为5ns （ 167MHz ）
-7
：为7ns （ 143MHz下）
-75
： 7.5ns （ 133MHz的）
-8
：为8ns （ 125MHz的）
-10
：为10ns （ 100MHz时）
调整
A :
1st
B :
2nd
C :
3rd
D :4
th
G:
只有VGA版本
接口
V:
3.3V
R:
2.5V
包
C:
CSP
B:
FBGA
T:
TSOP
Q:
TQFP
P:
PQFP （ QFP ）
L:
LQFP
网址： http://www.eorex.com
电子邮件： sales@eorex.com
Rev.01
1/33
256MB SDRAM
256MB （ 4Banks ）同步DRAM
EM488M3244VBA （ 8Mx32 ）
描述
该EM488M3244VBA是同步动态随机存取存储器（SDRAM）的
组织为2Meg字× 4组×32位。所有输入和输出都与同步
在时钟的正边缘。 256MB的SDRAM采用同步流水线结构
以实现高速数据传输速率，并设计在3.3V的低功率操作
存储器系统。它还提供了自动刷新与省电/睡眠模式。所有的输入和
输出电压电平与LVTTL兼容。
特点
完全同步的时钟上升沿
时钟频率为125MHz （最大）
单3.3V +/- 0.3V电源
LVTTL与复用地址兼容
可编程突发长度（B / L） - 1,2,4,8或整页
可编程CAS延迟（ C / L） - 2或3
数据掩码（ DQM ）的读/写屏蔽
可编程的缠绕顺序 - 顺序（B / L = 1/2/ 4/8 /全页）
- 交错（B / L = 1/2/4/8 ）
突发读单位的写操作
所有输入进行采样，系统时钟的正上升沿。
自动刷新和自刷新
4096刷新周期/ 64ms的（ 15.6us /行）
FBGA封装是无铅焊料（锡银铜）
* EOREX保留更改产品或规格，恕不另行通知。
Rev.01
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256MB SDRAM
引脚配置（顶视图）
90球FBGA
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
O O O
DQ26 DQ24
VSS
O
VDD
O
DQ23
O
DQ21
O O O
DQ28 VDDQ VSSQ
O
VDDQ
O
VSSQ
O
DQ19
O O O
VSSQ DQ27 DQ25
O
DQ22
O
DQ20
O
VDDQ
O O O
VSSQ DQ29
DQ30
O
DQ17
O
DQ18
O
VDDQ
O O O
VDDQ DQ31
NC
O
NC
O
DQ16
O
VSSQ
O O O
VSS DQM3
A3
O
A2
O
DQM2
O
VDD
O O O
A4
A5
A6
O
A10
O
A0
O
A1
O O O
A7
A8
NC
O
NC
O
BA1
O
A11
O O O
CLK
CKE
A9
O
BA0
O
/ CS
O
/ RAS
O O O
DQM1 NC
NC
O
/ CAS
O
/ WE
O
DQM0
O O O
VDDQ DQ8
VSS
O
VDD
O
DQ7
O
VSSQ
O O O
VSSQ DQ10 DQ9
O
DQ6
O
DQ5
O
VDDQ
O O O
VSSQ DQ12 DQ14
O
DQ1
O
DQ3
O
VDDQ
O O O
DQ11 VDDQ VSSQ
O
VDDQ
O
VSSQ
O
DQ4
O O O
DQ13 DQ15
VSS
O
VDD
O
DQ0
O
DQ2
（ TOP VIEW ）
Rev.01
3/33
256MB SDRAM
引脚说明（简体）
针
CLK
/ CS
CKE
名字
系统时钟
芯片选择
时钟使能
引脚功能
主时钟输入（主动的积极的上升沿）
选择芯片时有效
激活在CLK时的“H”和停用时为“L” 。
CKE应该启用的至少一个周期之前的新
命令。禁止输入缓冲器的电源关闭待机。
行地址（A0至A11）由A0至A11级确定
在银行主动命令周期CLK上升沿。
CA （ CA0至CA8 ）由A0的决心A8级别
读或写命令周期CLK的上升沿。
这列地址变成突发存取开始
地址。 A10限定所述预充电模式。当A10 =高
在预充电命令周期，所有的银行进行预充电。
但是，当A10 =低的预充电命令周期，
只选择由BA ，该行被预充电。
选择哪家银行是活跃。
A0 ~ A11
地址
BA0~BA1
银行地址
/ RAS
行地址选通
锁存行地址上的积极上升沿
CLK与/ RAS “L”。让行存取&预充电。
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
/ CAS
列地址选通
/ WE
写使能
DQM0 DQM3
数据输入/输出面膜
DQM控制I / O缓冲器。
DQ0 31
数据输入/输出
DQ管脚具有相同的功能，在传统的I / O引脚
DRAM 。
V
DD
/V
SS
V
DDQ
/V
SSQ
NC
电源/接地
电源/接地
无连接
V
DD
和V
SS
在电源引脚内部电路。
V
DDQ
和V
SSQ
在电源引脚的输出缓冲器。
该引脚建议将留在无连接
装置。
Rev.01
4/33
256MB SDRAM
框图
A0
A1
A2
A3
行添加。缓冲
自动/自动
刷新计数器
DQM
行解码器
A4
A5
A6
A7
A8
A9
A10
A11
BA0
BA1
地址寄存器
内存
ARRAY
写DQM
控制
DATA IN
S / A & I / O选通
上校解码器
数据输出
DQI
上校添加。缓冲
阅读DQM
控制
模式寄存器设置
上校添加。计数器
DQM
/ WE
DQM
串计数器
注册时间
CLK
/ CLK
CKE
/ CS
/ RAS
/ CAS
Rev.01
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256MB SDRAM
订购信息
EM 8M 48 32 4 4 V B A - 8 F
eorex
标志
F:
无铅封装
动力
空白：标准
L
：低功耗
I
：工业
EDO / FPM
D- RAMBUS
DDRSDRAM
DDRSGRAM
SGRAM
SDRAM
:
:
:
:
:
:
40
41
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48
密度
16M
： 16兆比特
8M
： 8兆比特
4M
： 4兆比特
2M
： 2兆比特
1M
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组织
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: x8
9
: x9
16
: x16
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: x18
32
: x32
刷新
1
: 1K,
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: 8K
2
: 2K,
6
:16K
4
: 4K
银行
2
： 2Bank
6
： 16Bank
4
： 4Bank
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： 32Bank
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： 8Bank
最小周期时间（最大频率）。
-5
：为5ns （ 200MHz的）
-6
：为5ns （ 167MHz ）
-7
：为7ns （ 143MHz下）
-75
： 7.5ns （ 133MHz的）
-8
：为8ns （ 125MHz的）
-10
：为10ns （ 100MHz时）
调整
A :
1st
B :
2nd
C :
3rd
D :4
th
G:
只有VGA版本
接口
V:
3.3V
R:
2.5V
包
C:
CSP
B:
FBGA
T:
TSOP
Q:
TQFP
P:
PQFP （ QFP ）
L:
LQFP
网址： http://www.eorex.com
电子邮件： sales@eorex.com
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256MB SDRAM
256MB （ 4Banks ）同步DRAM
EM488M3244VBA （ 8Mx32 ）
描述
该EM488M3244VBA是同步动态随机存取存储器（SDRAM）的
组织为2Meg字× 4组×32位。所有输入和输出都与同步
在时钟的正边缘。 256MB的SDRAM采用同步流水线结构
以实现高速数据传输速率，并设计在3.3V的低功率操作
存储器系统。它还提供了自动刷新与省电/睡眠模式。所有的输入和
输出电压电平与LVTTL兼容。
特点
完全同步的时钟上升沿
时钟频率为125MHz （最大）
单3.3V +/- 0.3V电源
LVTTL与复用地址兼容
可编程突发长度（B / L） - 1,2,4,8或整页
可编程CAS延迟（ C / L） - 2或3
数据掩码（ DQM ）的读/写屏蔽
可编程的缠绕顺序 - 顺序（B / L = 1/2/ 4/8 /全页）
- 交错（B / L = 1/2/4/8 ）
突发读单位的写操作
所有输入进行采样，系统时钟的正上升沿。
自动刷新和自刷新
4096刷新周期/ 64ms的（ 15.6us /行）
FBGA封装是无铅焊料（锡银铜）
* EOREX保留更改产品或规格，恕不另行通知。
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256MB SDRAM
引脚配置（顶视图）
90球FBGA
1
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A
B
C
D
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DQ26 DQ24
VSS
O
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O O O
DQ28 VDDQ VSSQ
O
VDDQ
O
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O
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O O O
VSSQ DQ27 DQ25
O
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O O O
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O
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O
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O
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O O O
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O
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O
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O O O
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A5
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O O O
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O O O
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CKE
A9
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O O O
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O O O
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VSS
O
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O O O
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O
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VDDQ
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O
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O
VDDQ
O O O
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VDDQ
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O O O
DQ13 DQ15
VSS
O
VDD
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O
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（ TOP VIEW ）
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256MB SDRAM
引脚说明（简体）
针
CLK
/ CS
CKE
名字
系统时钟
芯片选择
时钟使能
引脚功能
主时钟输入（主动的积极的上升沿）
选择芯片时有效
激活在CLK时的“H”和停用时为“L” 。
CKE应该启用的至少一个周期之前的新
命令。禁止输入缓冲器的电源关闭待机。
行地址（A0至A11）由A0至A11级确定
在银行主动命令周期CLK上升沿。
CA （ CA0至CA8 ）由A0的决心A8级别
读或写命令周期CLK的上升沿。
这列地址变成突发存取开始
地址。 A10限定所述预充电模式。当A10 =高
在预充电命令周期，所有的银行进行预充电。
但是，当A10 =低的预充电命令周期，
只选择由BA ，该行被预充电。
选择哪家银行是活跃。
A0 ~ A11
地址
BA0~BA1
银行地址
/ RAS
行地址选通
锁存行地址上的积极上升沿
CLK与/ RAS “L”。让行存取&预充电。
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
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列地址选通
/ WE
写使能
DQM0 DQM3
数据输入/输出面膜
DQM控制I / O缓冲器。
DQ0 31
数据输入/输出
DQ管脚具有相同的功能，在传统的I / O引脚
DRAM 。
V
DD
/V
SS
V
DDQ
/V
SSQ
NC
电源/接地
电源/接地
无连接
V
DD
和V
SS
在电源引脚内部电路。
V
DDQ
和V
SSQ
在电源引脚的输出缓冲器。
该引脚建议将留在无连接
装置。
Rev.01
4/33
256MB SDRAM
框图
A0
A1
A2
A3
行添加。缓冲
自动/自动
刷新计数器
DQM
行解码器
A4
A5
A6
A7
A8
A9
A10
A11
BA0
BA1
地址寄存器
内存
ARRAY
写DQM
控制
DATA IN
S / A & I / O选通
上校解码器
数据输出
DQI
上校添加。缓冲
阅读DQM
控制
模式寄存器设置
上校添加。计数器
DQM
/ WE
DQM
串计数器
注册时间
CLK
/ CLK
CKE
/ CS
/ RAS
/ CAS
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EB2011P-BC
EZC55DRXS
ECV30H20.0AX
E2UBAS-20.000M-I2A
EMC35DREN
EDSCDT37T
ECWU1C154JC9
ESMC-0122DRL
EM14R0A-B24-R016S
ESVC1A686M
E0515D-2W
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    联系人：杨小姐
    地址：深圳市福田区振兴路156号上步工业区405栋3层

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电话：13910052844（微信同步）
联系人：刘先生
地址：海淀区增光路27号院增光佳苑2号楼1单元1102室
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