256MB DDR SDRAM
订购信息
EM AM 42 16 8 4 R T A - 加入75μL
eorex
内存
EDO / FPM
D- RAMBUS
DDRSDRAM
DDRSGRAM
SGRAM
SDRAM
:
:
:
:
:
:
40
41
42
43
46
48
动力
S
：标准
L
：低功耗
包
F
：无铅
G:
绿色
密度
32M
： 32兆比特
16M
： 16兆比特
8M
： 8兆比特
4M
： 4兆比特
2M
： 2兆比特
1M
： 1兆比特
组织
4
:
8
:
9
:
x4
x8
x9
16
: x16
18
: x18
32
: x32
刷新
1
: 1K
8
: 8K
2
: 2K
6
:16K
4
: 4K
银行
2
： 2Bank
6
： 16Bank
4
： 4Bank
3
： 32Bank
8
： 8Bank
最小周期时间（最大频率）。
-5
：为5ns （ 200MHz的）
-6
：为6ns （ 167MHz ）
-7
：为7ns （ 143MHz下）
-75
： 7.5ns （ 133MHz的）
-8
：为8ns （ 125MHz的）
-10
：为10ns （ 100MHz时）
调整
A
：1
B
：第2
C
： 3
D
: 4
th
G
：只有VGA版本
接口
V
: 3.3V
R
: 2.5V
初步
DCC-DD041157-3
包
C
： CSP
B
： UBGA
T
： TSOP
Q
： TQFP
P
： PQFP （ QFP ）
L
： LQFP
1/37
256MB DDR SDRAM
256MB （ 4Banks ）双倍数据速率SDRAM
EM42AM1684RTA （ 16Mx16 ）
描述
该EM42AM1684RTA是一种高速同步图形RAM制造超高
含有被划分为4银行268435456位高性能CMOS工艺，
每个银行都有8192行× 512列×16位。 256MB的DDR SDRAM使用
双倍数据速率的体系结构来实现高速操作。数据通路内部
预取多个比特，并将其传送给的上升沿和下降沿中的数据
系统时钟。这意味着加倍数据带宽可以在I / O引脚来实现。
特点
内部双数据速率架构
用2每时钟周期访问
4银行操作
双向，间歇性数据选通（ DQS ）
除了数据和DM所有输入进行采样
在系统时钟的上升沿。
数据掩模（DM）写入数据
自动&自我刷新支持
8K刷新周期/ 64ms的
突发的长度为2,4,8
顺序&交错突发类型可用
2,2.5 ， 3时钟读取延迟
每个突发访问自动预充电选项
DQS边沿对齐与读周期数据
DQS中心对齐与写周期的数据
DLL对齐DQ & DQS转换与过渡CLK
2.5V +/- 0.2V VDD
2.5V SSTL - 2兼容的I / O
订购信息
产品型号
EM42AM1684RTA-5
EM42AM1684RTA-6
EM42AM1684RTA-75
马克斯。频率的I / O接口
200兆赫
166兆赫
133兆赫
SSTL-2
SSTL-2
SSTL-2
包
66引脚， TSOPII
66引脚， TSOPII
66引脚， TSOPII
* EOREX保留更改产品或规格，恕不另行通知。
初步
DCC-DD041157-3
2/37
256MB DDR SDRAM
引脚说明（简体）
针
CLK ， / CLK
名字
系统时钟
引脚功能
时钟输入有效的积极的上升沿，除了DQ
和DM活跃的DQS的两个边缘上。
时钟和/时钟都是差分时钟输入。
/ CS使命令解码器时， “L”和禁用的
命令解码器时的“H” 。新的命令是过
指令译码器被禁止，但以前看的时候
操作仍然会继续。
激活在CLK时的“H”和停用时为“L” 。
当关闭时钟， CKE低表示掉电
或自刷新模式。
行地址（A0至A12）和列地址（ CA0至CA8 ）
复用在相同的针。
CA10定义的列地址自动预充电。
选择哪家银行是活跃。
锁存行地址上的积极上升沿
CLK与/ RAS “L”。让行存取&预充电。
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
数据输入和输出与两个同步
DQS的边缘。
DM控制数据输入。 LDM对应于数据上
DQ0 - DQ7 。 UDM对应于DQ8 - DQ15数据
FET控制：每读取，并在EMRS输出选项
写访问。它可以被用来控制隔离开关上
模块。
数据输入和输出复用在相同的针。
V
DD
和V
SS
在电源引脚内部电路。
V
DDQ
和V
SSQ
在电源引脚的输出缓冲器。
该引脚建议将留在无连接
装置。
SSTL - 2基准电压输入缓冲区。
/ CS
芯片选择
CKE
时钟使能
A0 ~ A12
地址
BA0 ， BA1
银行地址
/ RAS
行地址选通
/ CAS
列地址选通
/ WE
写使能
LDQS ， UDQS
LDM ， UDM
/ QFC
DQ0 15
V
DD
/V
SS
V
DDQ
/V
SSQ
NC / RFU
V
REF
数据输入/输出
数据输入/输出面膜
数据输出
数据输入/输出
电源/接地
电源/接地
无连接/
留作将来使用
输入
初步
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订购信息
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eorex
内存
EDO / FPM
D- RAMBUS
DDRSDRAM
DDRSGRAM
SGRAM
SDRAM
:
:
:
:
:
:
40
41
42
43
46
48
动力
S
：标准
L
：低功耗
包
F
：无铅
G:
绿色
密度
32M
： 32兆比特
16M
： 16兆比特
8M
： 8兆比特
4M
： 4兆比特
2M
： 2兆比特
1M
： 1兆比特
组织
4
:
8
:
9
:
x4
x8
x9
16
: x16
18
: x18
32
: x32
刷新
1
: 1K
8
: 8K
2
: 2K
6
:16K
4
: 4K
银行
2
： 2Bank
6
： 16Bank
4
： 4Bank
3
： 32Bank
8
： 8Bank
最小周期时间（最大频率）。
-5
：为5ns （ 200MHz的）
-6
：为6ns （ 167MHz ）
-7
：为7ns （ 143MHz下）
-75
： 7.5ns （ 133MHz的）
-8
：为8ns （ 125MHz的）
-10
：为10ns （ 100MHz时）
调整
A
：1
B
：第2
C
： 3
D
: 4
th
G
：只有VGA版本
接口
V
: 3.3V
R
: 2.5V
初步
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包
C
： CSP
B
： UBGA
T
： TSOP
Q
： TQFP
P
： PQFP （ QFP ）
L
： LQFP
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256MB （ 4Banks ）双倍数据速率SDRAM
EM42AM1684RTA （ 16Mx16 ）
描述
该EM42AM1684RTA是一种高速同步图形RAM制造超高
含有被划分为4银行268435456位高性能CMOS工艺，
每个银行都有8192行× 512列×16位。 256MB的DDR SDRAM使用
双倍数据速率的体系结构来实现高速操作。数据通路内部
预取多个比特，并将其传送给的上升沿和下降沿中的数据
系统时钟。这意味着加倍数据带宽可以在I / O引脚来实现。
特点
内部双数据速率架构
用2每时钟周期访问
4银行操作
双向，间歇性数据选通（ DQS ）
除了数据和DM所有输入进行采样
在系统时钟的上升沿。
数据掩模（DM）写入数据
自动&自我刷新支持
8K刷新周期/ 64ms的
突发的长度为2,4,8
顺序&交错突发类型可用
2,2.5 ， 3时钟读取延迟
每个突发访问自动预充电选项
DQS边沿对齐与读周期数据
DQS中心对齐与写周期的数据
DLL对齐DQ & DQS转换与过渡CLK
2.5V +/- 0.2V VDD
2.5V SSTL - 2兼容的I / O
订购信息
产品型号
EM42AM1684RTA-5
EM42AM1684RTA-6
EM42AM1684RTA-75
马克斯。频率的I / O接口
200兆赫
166兆赫
133兆赫
SSTL-2
SSTL-2
SSTL-2
包
66引脚， TSOPII
66引脚， TSOPII
66引脚， TSOPII
* EOREX保留更改产品或规格，恕不另行通知。
初步
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2/37
256MB DDR SDRAM
引脚说明（简体）
针
CLK ， / CLK
名字
系统时钟
引脚功能
时钟输入有效的积极的上升沿，除了DQ
和DM活跃的DQS的两个边缘上。
时钟和/时钟都是差分时钟输入。
/ CS使命令解码器时， “L”和禁用的
命令解码器时的“H” 。新的命令是过
指令译码器被禁止，但以前看的时候
操作仍然会继续。
激活在CLK时的“H”和停用时为“L” 。
当关闭时钟， CKE低表示掉电
或自刷新模式。
行地址（A0至A12）和列地址（ CA0至CA8 ）
复用在相同的针。
CA10定义的列地址自动预充电。
选择哪家银行是活跃。
锁存行地址上的积极上升沿
CLK与/ RAS “L”。让行存取&预充电。
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
数据输入和输出与两个同步
DQS的边缘。
DM控制数据输入。 LDM对应于数据上
DQ0 - DQ7 。 UDM对应于DQ8 - DQ15数据
FET控制：每读取，并在EMRS输出选项
写访问。它可以被用来控制隔离开关上
模块。
数据输入和输出复用在相同的针。
V
DD
和V
SS
在电源引脚内部电路。
V
DDQ
和V
SSQ
在电源引脚的输出缓冲器。
该引脚建议将留在无连接
装置。
SSTL - 2基准电压输入缓冲区。
/ CS
芯片选择
CKE
时钟使能
A0 ~ A12
地址
BA0 ， BA1
银行地址
/ RAS
行地址选通
/ CAS
列地址选通
/ WE
写使能
LDQS ， UDQS
LDM ， UDM
/ QFC
DQ0 15
V
DD
/V
SS
V
DDQ
/V
SSQ
NC / RFU
V
REF
数据输入/输出
数据输入/输出面膜
数据输出
数据输入/输出
电源/接地
电源/接地
无连接/
留作将来使用
输入
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