数据表
1G位GDDR5 SGRAM
EDW1032BBBG （ 32M字× 32位）的
特定网络阳离子
密度： 1G位
组织
- 兆比特×32的I / O ×16银行
- 为4Mbit ×16的I / O ×16银行
包
- 170球FBGA
- 无铅（符合RoHS）和无卤素
- 电源：
- VDD： 1.5V ±3％和1.35V ±3％
- VDDQ ： 1.5V ±3％和1.35V ±3％
数据速率： 7.0Gbps / 6.0Gbps / 5.0Gbps / 4.0Gbps （最大）
16个内部银行
四个银行团的tCCDL = 3tCK
8N预取架构： 256位每个阵列读取或
写访问; 128位X16
突发长度（ BL ） ： 8只
可编程CAS延迟时间： 620
可编程写入延迟： 3 7
可编程CRC读取延迟： 0 3
可编程CRC写入延迟： 8 14
对CDR的EDC可编程保持模式
预充电：对于每个突发自动预充电选项
ACCESS
刷新：自动刷新，自刷新
刷新周期： 8192次/ 32ms的
接口：伪开漏（ POD - 15 ）
片上端接（ ODT ） ： NOM 。 60Ω或者120Ω的值
伪开漏（ POD - 15 ）兼容输出
- 40Ω下拉
- 60Ω上拉
ODT和输出驱动强度自动校准用
外部电阻ZQ引脚（ 120Ω ）
可编程的终止和驱动强度偏移
可选外部或内部VREF为数据输入;
内部VREF可编程偏移
独立的外部VREF的地址/命令输入
工作温度范围
- TC = 0 ° C至+ 95°C
特点
X32 / X16模式配置设定在上电时用
EDC销
单端接口，为数据，地址和命令
季度的数据速率差分时钟输入CK ， / CK为
地址和命令
两个半数据速率差分时钟输入WCK ， / WCK ，
有两个数据字节的每一个相关联的（ DQ ， / DBI ， EDC ）
双倍数据速率（ DDR ）的数据（ WCK ）
单倍数据速率（ SDR ）的命令（ CK ）
双倍数据速率（ DDR ）处理（ CK ）
写数据屏蔽通过地址总线功能
（单/双字节掩码）
数据总线倒置（ DBI ）和地址总线反转
仪（ABI ）
输入/输出PLL开/关模式
培训地址：地址输入通过DQ引脚监测
WCK2CK时钟培训：第一阶段通过EDC信息
引脚
数据读取，并通过读取FIFO （写入FIFO培训
深度= 6）
读取FIFO模式绷紧LDFF命令
直接写数据负载读FIFO由WRTR
命令
读取FIFO的连续读取RDTR命令
通过读/写数据传输完整性保护
循环冗余校验（CRC - 8）的
读/写EDC /关闭模式
DQ序言的读/关闭模式
低功耗模式
EDC引脚上RDQS模式
片上温度传感器读出
自动温度感应器来控制自刷新
率
数字tRAS的锁定
为供应商ID ， FIFO深度和密度信息字段
鉴定
使用MF引脚镜像功能
边界扫描功能与SEN脚
一号文件E1771E11 （ 1.1版）
发布日期2011年9月（K ）日本
日本印刷
网址： http://www.elpida.com
尔必达内存公司2011
EDW1032BBBG
订购信息
产品型号
EDW1032BBBG-40-F
EDW1032BBBG-50-F
EDW1032BBBG-60-F
EDW1032BBBG-70-F
组织
（字×位）
32M ×32
马克斯。数据速率（Gbps /针）
4.0
5.0
6.0
7.0
包
170球FBGA
产品型号
E D W 10 32 B B BG - 60 - F
尔必达内存
TYPE
D：包装设备
产品系列
W： GDDR5 SGRAM
密度/银行
10 ：1GB / 16银行
组织
32: x32
电源，接口
B： VDD = 1.5V
环境法规
F：无铅（符合RoHS）
和无卤
速度
40 ： 4.0Gbps
50 ： 5.0Gbps
60 ： 6.0Gbps
70 ： 7.0Gbps
包
BG ： FBGA
调整
数据表E1771E11 （ 1.1版）
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EDW1032BBBG
1.
CON组fi guration
尔必达GDDR5 SGRAM是一个高速的动态随机存取存储器设计要求的应用
高带宽。它包含1073741824位，并在内部配置为一个16行的DRAM 。
的GDDR5 SGRAM使用8n个预取结构和DDR接口来实现高速操作。该
设备可以配置在X32模式或x16 （翻盖）模式下运行。装置中被检测的模式
初始化。该GDDR5接口传输两个32位宽数据WCK每个时钟周期/从I / O引脚的话。
对应的8N预取一个写或读访问由一个256位宽， 2 CK时钟周期数据
对应的八个传输在内部存储器核心和32位宽度的二分之一WCK时钟周期的数据传输
在I / O引脚。
该GDDR5 SGRAM工作在差分时钟CK和/ CK 。命令是注册在每个上升沿
的CK 。地址被注册在CK的每个上升沿和/ CK每个上升沿。
GDDR5取代脉冲选通（ WDQS & RDQS ）在以前的DRAM使用，如GDDR4与自由运行
差动传送的时钟（ WCK ， / WCK ）与输入和输出数据的注册和从动分别在两
转发WCK的边缘。
读取和写入访问的GDDR5 SGRAM被爆导向;在选定的位置的访问的开始和
继续，总共8个数据字。访问开始以积极的命令的登记，然后将其
其次是读或写命令。地址位注册与激活命令
下一个上升/ CK边缘被用来选择银行，该行进行访问。地址位注册
暗合了读或写命令和下一个上升/ CK边缘用来选择银行和
列位置的突发访问。
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