数据表
注册2GB DDR2 SDRAM DIMM
EBE20RE4AAFA
（ 256M的话
×
72位，1个等级）
描述
该EBE20RE4AAFA是一个256M的话
×
72位，1个
排名DDR2 SDRAM模块，安装18件
DDR2 SDRAM的FBGA封（ μBGA
）封装。
读取和写入操作都在交叉进行
在CK和/ CK点。这个高速数据
传输是通过预取流水线的4位来实现
架构。数据选通（ DQS和/ DQS ）既为
读取和写入可用于高速和可靠
数据总线设计。通过设置扩展模式寄存器，
芯片上的延迟锁定环（DLL），可以设置
启用或禁用。该模块提供了高密度
安装无需使用表面贴装技术。
去耦电容安装在每个FBGA旁
（ μBGA ）上的模块基板。
注意：不要推组件或降
为了模块，以避免机械故障，
这可能会导致电气缺陷。
特点
240针插座型双列直插式内存模块
（ DIMM ）
PCB高度： 30.0毫米
引线间距： 1.0毫米
LEAD -FREE
电源： VDD ， VDDQ
=
1.8V
±
0.1V
数据传输速率： 533Mbps / 400Mbps的（最大）
SSTL_18兼容的I / O
双倍数据速率的架构：每两次数据传输
时钟周期
双向数据选通（ DQS和/ DQS ）是
发送/与数据接收的，要使用的
在接收器采集数据
DQS是边沿与读取数据对齐的;中心
与写入的数据一致
差分时钟输入（ CK和/ CK ）
DLL对齐DQ和DQS转换与CK
TRANSITIONS
命令中输入的每个正CK边缘;数据
参考DQS的两个边缘
八个内部银行的并发操作
（组成）
突发长度： 4,8
/ CAS延迟（CL） ： 3 ，4，5
自动预充电选项为每个突发访问
自动刷新和自刷新模式
平均更新周期
7.8μs在0℃下
≤
TC
≤ +85°C
在3.9μs
+ 85°C <
TC
≤ +95°C
通过可编程附加延迟中科院发布
更好的命令和数据总线效率
片外驱动器阻抗调整和在复模机
终止更好的信号质量
/ DQS可以用于单端数据选通被禁用
手术
1件PLL时钟驱动器， 2个寄存器驱动器
和1个串行EEPROM （ 2K位EEPROM ），用于
检测（ PD ）
一号文件E0440E30 （版本3.0 ）
发布日期2005年3月（K ）日本
日本印刷
网址： http://www.elpida.com
Elpida
内存方面，公司2003-2005年
EBE20RE4AAFA
引脚说明
引脚名称
A0到A13
A10 （ AP）
BA0 ， BA1 ， BA2
DQ0到DQ63
CB0到CB7
/ RAS
/ CAS
/ WE
/CS0
CKE0
CK0
/CK0
DQS0到DQS17 ， / DQS0到/ DQS17
SCL
SDA
SA0到SA2
VDD
VDDSPD
VREF
VSS
ODT0
/ RESET
NC
功能
地址输入
行地址
列地址
自动预充电
银行选择地址
数据输入/输出
校验位（数据输入/输出）
行地址选通命令
列地址选通命令
写使能
芯片选择
时钟使能
时钟输入
差分时钟输入
输入和输出数据选通
时钟输入串行PD
数据输入/输出的串行的PD
串行地址输入
电源内部电路
电源串行EEPROM
输入参考电压
地
ODT控制
复位引脚（力注册和PLL投入低） *
无连接
1
A0到A13
A0到A9 ， A11
注：1，复位引脚连接到PLL的两个OE和复位进行注册。
数据表E0440E30 （版本3.0 ）
4
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