数据表
1GB无缓冲DDR2 SDRAM DIMM
EBE11ED8AGFA （ 128M词
×
72位， 2级）
描述
该EBE11ED8AGFA是128M的话
×
72位，2个行列
DDR2 SDRAM缓冲模块，安装18件
512M的位DDR2 SDRAM的FBGA封（ μBGA
)
封装。读取和写入操作在执行
在CK的交叉点和/ CK 。这个高
高速数据传输是通过4个比特来实现prefetch-
流水线结构。数据选通（ DQS和/ DQS ）
既用于读操作，写操作可用于高速和
可靠的数据总线设计。通过设置扩展模式
寄存器中，芯片上的延迟锁定环（DLL），可以是
设置启用或禁用。该模块提供了高
密度安装，而无需使用表面贴装
技术。
去耦电容安装
旁各FBGA （ μBGA ）上的模块基板。
注意：不要推组件或降
为了模块，以避免机械故障，
这可能会导致电气缺陷。
特点
240针插座型双列直插式内存模块
（ DIMM ）
PCB高度： 30.0毫米
引线间距： 1.0毫米
无铅（符合RoHS）
电源： VDD
=
1.8V
±
0.1V
数据传输速率： 667Mbps / 533Mbps / 400Mbps的（最大）
SSTL_18兼容的I / O
双倍数据速率的架构：每两次数据传输
时钟周期
双向，差分数据选通（ DQS和
/ DQS ）被发送/与数据接收的，所用
在接收器采集数据
DQS是边沿与数据一致的内容如下：中心 -
与写入的数据一致
差分时钟输入（ CK和/ CK ）
DLL对齐DQ和DQS转换与CK
TRANSITIONS
命令中输入的每个正CK边缘：数据
和数据掩码参考DQS的两个边缘
四大银行内部的并发操作
（组件）
数据掩码（DM）写入数据
突发长度： 4,8
/ CAS延迟（CL） ： 3 ，4，5
对于每一个突发访问自动预充电操作
自动刷新和自刷新模式
平均更新周期
7.8μs在0℃下
≤
TC
≤ +85°C
在3.9μs
+ 85°C <
TC
≤ +95°C
通过可编程附加延迟中科院发布
更好的命令和数据总线效率
片外驱动器阻抗调整和在复模机
终止更好的信号质量
/ DQS可以用于单端数据选通被禁用
手术
一号文件E0784E20 （版本2.0 ）
发布日期2005年10月（K ）日本
日本印刷
网址： http://www.elpida.com
Elpida
内存方面， 2005年公司
EBE11ED8AGFA
引脚说明
引脚名称
A0到A13
A10 （ AP）
BA0 ， BA1
DQ0到DQ63
CB0到CB7
/ RAS
/ CAS
/ WE
/ CS0 ， / CS1
CKE0 ， CKE1
CK0到CK2
/ CK0到/ CK2
DQS0到DQS8 ， / DQS0到/ DQS8
DM0到DM8
SCL
SDA
SA0到SA2
VDD
VDDSPD
VREF
VSS
ODT0 ， ODT1
NC
功能
地址输入
行地址
列地址
自动预充电
银行选择地址
数据输入/输出
校验位（数据输入/输出）
行地址选通命令
列地址选通命令
写使能
芯片选择
时钟使能
时钟输入
差分时钟输入
输入和输出数据选通
输入掩码
时钟输入串行PD
数据输入/输出的串行的PD
串行地址输入
电源内部电路
电源串行EEPROM
输入参考电压
地
ODT控制
无连接
A0到A13
A0到A9
数据表E0784E20 （版本2.0 ）
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