【0的LogiCORE PCI32接口V3.0DS 206 （ 1.2版）， 2002年7月19日00】,IC型号DX-DI-PCI32-SL,DX-DI-PCI32-SL PDF资料,DX-DI-PCI32-SL经销商,ic,电子元器件-51电子网

的LogiCORE PCI32接口V3.0

DS 206 （ 1.2版）， 2002年7月19日

数据手册， v3.0.100

介绍

与赛灵思的LogiCORE PCI接口，设计者可以

建立一个定制的，完全符合PCI 2.3标准的核心与

尽可能高的持续性能， 528 MB /秒。

的LogiCORE事实

PCI64资源利用

片段四输入LUT

片触发器

IOB人字拖

IOB的

TBUFs

的GCLK

PCI32资源利用

片段四输入LUT

片触发器

IOB人字拖

IOB的

TBUFs

的GCLK

具备核心

文档

设计文件格式

约束文件

例如设计

赛灵思工具

测试的进入和

验证工具

PCI设计指南

PCI实施指南

的Verilog / VHDL仿真模型

非政府组织的网络表

用户约束文件（ UCF ）

指南文件（ NCD ）

的Verilog / VHDL设计实例

v4.2i ， Service Pack 3的

Synplicity公司的Synplify

Synopsys公司的FPGA快

典范莱昂纳多谱

赛灵思XST

Cadence公司的Verilog XL

模型技术的ModelSim

553

566

288

724

732

176

352

特点

完全符合PCI 2.3标准的核心，是64位/ 32位， 66/33 MHz的

接口

自定义，可编程，单芯片解决方案

预定义的实现可预测的时序

采用赛灵思智能IP技术

3.3 V工作电压在0-66兆赫

5.0 V工作电压在0-33兆赫

充分验证设计的测试与赛灵思公司专利

测试平台和硬件

可用于配置和下载的网站：

基于Web的配置和下载工具

基于Web的用户约束文件生成工具

的CardBus兼容

支持启动功能：

配置读，写配置

内存读取，内存写入， MRM ， MRL

中断响应，特殊循环

I / O读取， I / O写

类型0配置空间头

最多3个基地址寄存器（ MEM或I / O与

从16字节到2 GB的调整块大小）

媒体解码速度

奇偶生成，奇偶校验错误检测

配置读，写配置

内存读取，内存写入， MRM ， MRL

中断响应

I / O读取， I / O写

目标中止，目标重试，目标断开

支持的目标函数：

设计工具需求

1.资源利用率依赖于接口与用户的配置

设计。未使用的资源是由Xilinx技术映射器修整。该工具程序

报道在此表矩阵特殊积的数字是代表一个最大的配置。

在66兆赫的设备以外的Virtex -II运行2的设计需要一个GCLKIOB

两个的GCLK 。

3.请参阅实施指南或产品的发行说明当前支持ver-

sions 。

4. XST只有命令行选项。请参阅实施指南。

http://www.xilinx.com/legal.htm 。

所有其他

商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。

免责声明通知：赛灵思提供了这样的设计，代码或信息"as is."通过提供设计，代码或信息作为一种可能的实现这一功能的

TURE ，应用程序或标准， Xilinx公司不保证该实现不受侵犯的任何索赔要求。您有责任获得任何权利，你可以

需要为您实现。 Xilinx公司明确表示不承担任何保证不对就实施的充分性，包括但不限于的担保

或表示，这是实现不受侵犯的权利要求书和适销性或针对特定用途的任何默示保证。

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的LogiCORE PCI32接口V3.0

的LogiCORE事实（续）

PCI32/66

支持的设备

的Virtex V200FG256-6C

的Virtex -E V200EFG256-6C

的Virtex -E V400EFG676-6C

的Virtex V300BG432-5C

的Virtex V1000FG680-5C

的Virtex -E V100EBG352-6C

的Virtex -E V300EBG432-6C

的Virtex -E V1000EFG680-6C

的Virtex - II 2V1000FG456-4C / I / M

的Virtex -II Pro的2VP7FF672-6C

的Spartan- II 2S30PQ208-5C

的Spartan- II 2S50PQ208-5C

的Spartan- II 2S100PQ208-5C

的Spartan- II 2S150PQ208-5C

的Spartan- II 2S200PQ208-5C

的Spartan- IIE 2S50EPQ208-6C

的Spartan- IIE 2S100EPQ208-6C

的Spartan- IIE 2S150EPQ208-6C

的Spartan- IIE 2S200EPQ208-6C

的Spartan- IIE 2S300EPQ208-6C

只有3.3V

3.3v, 5.0v

只有3.3V

3.3v, 5.0v

只有3.3V

超高速RAM与同步写入和双端口

RAM功能。用于PCI的设计实现

FIFO中。

SelectRAM内存。分布在芯片超高速RAM

与同步写入选项和双端口RAM

的能力。用于PCI设计，以实现FIFO 。

内部三态总线功能进行数据复用。

PCI32/33

该接口是精心为最佳perfor-优化

曼斯利用赛灵思FPGA器件。

智能IP技术

借鉴赛灵思FPGA的架构优势，

赛灵思智能IP技术，确保最高的perfor-

曼斯，可预测性，可重复性和灵活性的PCI

设计。通过Smart- IP技术是在每一个成立

的LogiCORE PCI接口。

赛灵思智能IP技术充分利用了赛灵思建筑

的优点，如查找表和分段路由，

以及平面规划信息，如逻辑映射

和位置的限制。该技术提供了最佳的

物理布局，可预测性和性能。此外，

这些功能允许显著缩短了编译时间

在竞争架构。

为了保证关键设置，保持，最小时钟到了，

和最大时钟到输出定时，所述的PCI接口是deliv-

ERED与智能IP约束文件是唯一的

器件和封装组合。这些约束性文件

指导实施的工具，这样的关键路径

永远都在规范之内。

Xilinx提供智能IP约束文件对很多设备

和封装组合。对于不支持的约束文件

器件和封装组合，可以使用生成

基于web的约束文件发生器。

Xilinx提供了这个的LogiCORE产品的技术支持，说明使用时

在设计指南和实施指南。赛灵思不能保证时间，

功能，或支持的产品，如果执行中的设备未列出，或者定做

美化版除此之外，在产品文档中允许的。

注：通用卡的实现需要两个比特流。

注：的Virtex -E和Spartan -IIE推荐的CardBus 。

注：商业设备; 0℃ <牛逼

＆ LT ; 85 C.

注：有关其他元件/封装组合，请参阅UCF发电机在PCI

休息室。

注： 2V1000支持通过军事温度。范围内。

应用

嵌入式应用在网络，工业，

和电信系统

PCI附加板，如帧缓冲区，网络

适配器和数据采集板

热插拔的CompactPCI板卡

的CardBus兼容

需要一个PCI接口的任何应用程序

功能说明

在的LogiCORE PCI接口被划分为五大

块和用户应用程序中，如图

图1 。

PAR

PAR64

PERR-

SERR-

奇偶

发生器/

检查

BASE

地址

BASE

地址

BASE

地址

命令/

状态

概述

在的LogiCORE PCI接口是一个preimplemented充分

测试模块，为Xilinx FPGA 。的引脚为每个设备

和内部逻辑的相对位置都预先

定义。关键路径是由约束和导向控制

文件，以确保可预测的时序。这显著降低

实现PCI部分所需的工程时间

你的设计。资源可以改为集中在你的

在FPGA中，并在系独特的用户应用程序的逻辑

统级设计。其结果是，的LogiCORE PCI产品最小值，以

你减到产品开发时间。

核心满足建立，保持和时钟对时序要求一

如在PCI-X规范中指定的求。接口

通过大量的仿真验证。

其他功能，实现高效实施PCI的

系统包括：

块

SelectRAM

内存。

块

片上

的AD [63： 0]

PCI I / O接口

ADIO [63 ：0]的

框架

IRDY-

REQ-

GNT-

REQ64-

引发剂

状态

机

打断

引脚和

LINE

潜伏期

定时器

供应商ID ，

冯ID ，

其他用户

数据

PCI配置空间

ACK64-

TRDY-

DEVSEL-

STOP状态

目标

状态

机

图1：

的LogiCORE PCI接口框图

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用户应用程序

的LogiCORE PCI32接口V3.0

PCI I / O接口模块

在I / O接口功能块处理的物理连接

PCI总线包括所有信令，输入和输出同步

chronization ，输出三态控制，并且所有

请求准予握手的总线主控。

基地址寄存器3 （ BAr 3的）

基地址寄存器4 （ BAR5 ）

基地址寄存器5 （ BAR5 ）

Cardbus的CIS指针

子系统ID

子系统供应商ID

1Ch

20h

24h

28h

2Ch

30h

CapPtr

34h

38h

INT线

3Ch

40h-FFh

用户应用程序

在的LogiCORE PCI接口提供了一个简单，性别

全部擦除目的的接口用于广泛的应用范围。

扩展ROM基地址

PCI配置空间

该模块提供了第一个64个字节0型， 2.3版本

配置空间报头，如图

表1

以支持

端口软件驱动的“插件和播放”初始化和反对

成形。这包括命令，状态信息，

三基地址寄存器（BAR ）。

扩展配置空间的能力已经

内置到用户应用程序的接口。这种能力，

包括实施能力指针的能力

配置空间，允许用户执行的功能

如电源管理和消息信号接口

中断产生在用户应用程序。

最高纬度

闵GNT

INT引脚

注意：

阴影区不落实，返回零。

接口配置

在的LogiCORE PCI接口可以方便地进行配置，以适应

利用赛灵思独特的系统要求基于Web的

配置和下载工具或通过改变高密度脂蛋白

配置文件。下面的自定义选项，

其中许多人一样，由接口的支持，并

在产品设计指南描述。

基地址寄存器（数量，大小和类型）

配置空间头ROM

奇偶发生器/校验器

此块生成和整个AD检查偶校验

总线，该CBE ＃线，和奇偶校验信号。它还报告

威盛PERR ＃和地址奇偶校验错误数据的奇偶校验错误

SERR ＃。

突发传输

PCI总线从以支持能力来自它的性能

端口突发传输。任何PCI应用的性能

化很大程度上取决于脉冲串传输的大小。缓冲器

支持PCI突发传输可以有效实现

使用片内RAM资源。

引发状态机

此块控制PCI接口启动功能。该

实施状态是那些在Appen-定义的一个子集

的DIX B

PCI本地总线规范。

发起者控制

逻辑使用的最高性能独热编码。

支持PCI命令

表2

示出了由支持在PCI总线命令

的LogiCORE PCI接口。

目标状态机

此块控制PCI接口的目标函数。该

实施状态是那些在Appen-定义的一个子集

的DIX B

PCI本地总线规范。

目标控制

逻辑使用的最高性能独热编码。

表1：

PCI配置空间头

器件ID

状态

类代码

BIST

头型延时时序

基地址寄存器0 （ BAR0 ）

基地址寄存器1 （ BAR1 ）

基地址寄存器2 （ BAR2 ）

16 15

供应商ID

命令

冯ID

高速缓存行

SIZE

00h

04h

08h

0Ch

10h

14h

18h

带宽

在的LogiCORE PCI接口支持完全符合零

等待状态为采购和接收操作爆

数据。该接口支持高达的持续带宽

528兆字节/秒。该设计可被配置成采取

优势的的LogiCORE PCI接口的能力

做的很长暴。

柔性用户应用接口，并结合与供应

端口为许多不同的PCI功能，为用户提供了一个解决方案

是借自己在许多高性能使用的应用

系统蒸发散。用户没有被锁定到一个DMA引擎;因此，

适合特定应用的最优化设计可

设计的。

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的LogiCORE PCI32接口V3.0

推荐的设计体验

在的LogiCORE PCI接口的preimplemented ，让

工程集中在唯一的用户应用程序的功能

一个PCI设计。无论如何， PCI是一种高性能的

设计是具有挑战性的实现的技术。

因此，以往的经验与构建高性

曼斯，流水线FPGA设计采用Xilinx implementa-

化软件，约束性文件，引导文件是

推荐使用。我们面临的挑战，以实现完整的PCI

设计包括用户应用程序的功能各不相同depend-

荷兰国际集团在配置你的应用程序和功能。

请联系您当地的赛灵思代表的仔细审查

并估计您的具体要求。

表3：

时序参数， 66MHz的实现

符号

CYC

高

低

VAL

关闭

rstoff

时序特定网络阳离子

最高速度，你的用户设计的，能够

运行可以受的尺寸和质量

设计。下表显示了关键时刻参

TER值对的LogiCORE PCI接口。

表3

列出了在66MHz的Imple-的时序参数

mentations和

表4

列表中的时序参数

33MHz的实现。

表2：

PCI总线命令

CBE [3 ：0]的

0000

0001

0010

0011

0100

0101

0110

0111

1000

1001

1010

1011

1100

1101

1110

1111

命令

中断响应

专门的自行车

I / O读

I / O写

存储器读

存储器写

配置读

配置写入

内存读取多个

双地址周期

存储器读线

存储器写的Invalidate

PCI

引发剂

是的

忽略

是的

忽略

是的

PCI

目标

是的

忽略

是的

忽略

是的

忽略

是的

忽略

是的

参数

CLK周期时间

CLK高电平时间

CLK低的时间

CLK在信号有效延迟

（乘坐大巴信号）

CLK在信号有效延迟

（点对点信号）

FL燕麦主动延迟

积极为FL燕麦延迟

输入设置时间CLK

（乘坐大巴信号）

输入设置时间CLK

（点对点信号）

输入保持时间从CLK

复位有效到输出的浮动

民

2,3

最大

注意事项：

1.限制的timespec控制，包括产品。

2.控制的SelectIO配置PCI66_3 。

3.指导文件控制，包括产品。

表4：

时序参数， 33MHz的实现

符号

CYC

高

低

VAL

关闭

rstoff

参数

CLK周期时间

CLK高电平时间

CLK低的时间

CLK在信号有效延迟

（乘坐大巴信号）

CLK在信号有效延迟

（点对点信号）

FL燕麦主动延迟

积极为FL燕麦延迟

输入设置时间CLK

（乘坐大巴信号）

输入设置时间CLK

（点对点信号）

输入保持时间从CLK

复位有效到输出的浮动

民

最大

注意事项：

1.限制的timespec控制，包括产品。

2.控制的SelectIO配置PCI33_3或PCI33_5 。

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订购信息

这种芯可以从Xilinx下载

知识产权中心

为

与Xilinx内核生成器系统V4.1及更高版本使用。

赛灵思的CORE Generator系统工具捆绑了所有

联盟基金会系列软件包，在没有

额外的费用。

DX-DI-PCI32-SL

- 升级从PCI32 33 MHz的斯巴达只V3.0

PCI32 33 MHz的斯巴达和66兆赫的Virtex家庭

DO-DI-PCI32-SP

- 访问到V3.0 PCI32 Spartan系列

如需订购赛灵思PCI核心，请访问赛灵思

硅

咖啡厅的XpressO

或联系您当地的Xilinx

销售代表

略去。

产品编号

DO-DI-PCI32-IP

- 访问到V3.0 PCI32 33 MHz的斯巴达和66兆赫

的Virtex家庭

修订历史

下表显示的修订历史本文件。

日期

06/27/02

VERSION

1.0

新模板

调整

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