DS92LX2121 / DS92LX2122 10 - 50 MHz信道链接III串行器和解串用
嵌入式双向控制通道
DS92LX2121 / DS92LX2122
ADVANCE
信息
2010年6月1日
10 - 50 MHz信道链接III串行器和解串用
嵌入式双向控制通道
概述
该DS92LX2121 / DS92LX2122芯片组提供了一个通道
链路III接口提供时钟，高速数据和一个低
速度快，在一个单一的双绞线双向I2C控制总线
对。这种单一的串行数据流传输，简化了广泛
通过消除时钟在PCB走线和电缆数据总线
数据倾斜，同时降低电缆的宽度和连接器的尺寸。
该DS92LX2121 / DS92LX2122采用差分显
naling在高速和两个双向背沟道
控制数据路径。
该串行器/解串器对非常适合驾驶
具有高达18位的色深的视频数据（ RGB666 + HS，VS
和DE ）以及一个双向回通道控制总线。
此外，该解串器，提供输入均衡，以
补偿从介质损耗在更长的距离。
内部直流平衡的编码/解码，用于支持
交流耦合互连。解串器的功能，如输出
把摆率控制，扩频时钟产生和
交错输出，可以启用以降低EMI。
睡眠功能提供了节电模式时，
高速前向信道和嵌入式双向
不需要的控制信道。
串行器提供了40针引线的LLP和Deseri-
串行化器在一个48引脚的LLP封装。
特点
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
多达1050位/秒的数据吞吐量
10 MHz至50 MHz的输入时钟支持
支持18位色深（ RGB666 + HS ， VS ， DE ）
与直流平衡编码嵌入时钟，支持AC-
耦合互连
能够驱动多达10米屏蔽双绞线
与I双向控制接口通道
2
C支持
I
2
C接口的设备配置。单针ID
地址
截至4 GPI对DES和GPO上SER
全速BIST诊断功能验证链路的完整性
为SER和DES个人掉电控制
用户可选择的时钟边沿上都SER并行数据
和DES
集成终端电阻
1.8V-或3.3V兼容并行总线接口
在1.8V单电源供电
IEC 61000-4-2 ESD标准
温度范围：-40 ° C至+ 85°C
无解串器上所需的参考时钟
可编程的接收均衡
LOCK输出引脚报告，以确保
EMI / EMC缓解
—
DES可编程扩频（ SSCG ）
输出
—
DES接收器输出的时钟和数据转换速率选择
—
DES接收器输出的交错
应用
■
工业显示器，触摸屏
■
医学影像
典型应用图
30125127
TRI- STATE是美国国家半导体公司的注册商标。
2010美国国家半导体公司
301251
www.national.com
DS92LX2121 / DS92LX2122
DS92LX2121串行引脚说明
引脚名称
DIN〔 20 ：0]
PCLK
引脚数
21
1
I / O类型
输入， LVCMOS W /并行数据输入。
拆毁
输入， LVCMOS W /
拆毁
输出，数字
像素时钟输入引脚。频闪边缘由TRFB配置设置。
描述
LVCMOS并行接口
通用输出（ GPO ）
GPO [3：0 ]
4
通用引脚分别配置为输出;这是用来
控制和各种命令作出响应。
串行控制总线 - I
2
C兼容
SCL
SDA
1
1
输入/输出，打开时钟线串行控制总线通信
SCL需要一个外部上拉电阻到V
DDIO
.
漏
输入/输出，串行控制总线通信的开放数据线
SDA需要一个外部上拉电阻到V
DDIO
.
漏
输入， LVCMOS W /
拆毁
I
2
主/从选择
M / S = L ，主（默认）R ;设备产生并驱动SCL时钟线
M / S = H，奴隶;器件接受SCL时钟输入
连续的地址译码器
输入引脚来选择从器件地址。
输入连接到外部电阻分压器来可编程器件ID
地址（请参阅串行控制总线连接） 。
掉电模式下输入引脚。
PDB = H ，发射器已启用，为开。
PDB = L ，发射机处于睡眠（断电） 。当发射器是
在睡眠状态下， PLL被关闭，并且IDD最小化。
版权所有。该引脚必须为低电平。
M / S
1
CAD
1
输入，模拟
控制和配置
输入， LVCMOS W /
拆毁
输入， LVCMOS W /
拆毁
输入/输出， CML
输入/输出， CML
电源，模拟
电源，模拟
电源，模拟
电源，数字
电源，数字
地面上， DAP
PDB
1
水库
2
频道链接III接口
DOUT +
DOUT-
电源和接地
VDDPLL
VDDT
VDDCML
VDDD
VDDIO
VSS
1
1
1
1
1
-
PLL电源， 1.8V ± 5 ％
TX模拟电源， 1.8V ± 5 ％
LVDS & BC医生电源， 1.8V ± 5 ％
数字电源， 1.8V ± 5 ％
电源输入级，单端输入从V供电
DDIO
.
所有的VSS垫下键合到DAP 。 DAP必须接地。
1
1
非反相的差分输出，反向信道输入。
反相差分输出，后置声道的输入。
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4
DS92LX2121 ， DS92LX2122
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SNLS330I - 2010年5月 - 修订2013年4月
DS92LX2121 / DS92LX2122 10 - 50 MHz的DC平衡的频道链接III双向控制
串行器和解串
检查样品：
DS92LX2121 ， DS92LX2122
1
特点
一般
- 高达1050 Mb / s的数据吞吐量
- 10 MHz至50 MHz的输入时钟支持
- 支持18位色深（ RGB666 + HS ，
VS， DE）的
- 嵌入式时钟与直流平衡编码
以支持交流耦合器
- 能够驱动多达10米屏蔽
双绞线
- 双向控制接口通道
与我
2
C支持
– I
2
C接口的设备配置。
单引脚ID地址
- 高达4 GPI对DES和GPO上SER
- 全速BIST诊断功能，以
验证链路完整性
- 个人掉电控制为
SER和DES
- 用户可选的时钟边沿平行
两个SER和DES数据
- 集成终端电阻
- 1.8V-或3.3V兼容并行总线
接口
- 单电源1.8V时
- IEC 61000-4-2 ESD标准
=温度范围
40°C
至+ 85°C
解串器 - DS92LX2122
- 无参考时钟上
解串器
- 可编程的接收均衡
- LOCK输出引脚报告，以确保
- EMI / EMC缓解
- 可编程扩频（ SSCG ）
输出
- 接收器输出驱动强度控制
（ RDS）的
- 接收器输出的交错
应用
工业显示器，触摸屏
医学影像
2
描述
该DS92LX2121 / DS92LX2122芯片组提供
频道链接III接口与高速前进
信道和数据的全双工控制信道
传输单个差分对。该
DS92LX2121 / DS92LX2122采用差分
关于信令的高速和双向两
背沟道控制数据路径。该串行器/
解串器对是针对直接连接
显卡主机控制器和显示设备之间
模块。该芯片组非常适合驾驶
视频数据以规定的18位颜色深度显示器
（ RGB666 + HS，VS和DE ）以及一个双
定向回通道控制总线。主
传输在单一高转换21比特的数据
速串行数据流，以及一个单独的低
延迟双向回通道传输的
接受控制从一个I2C端口信息。运用
TI的嵌入式时钟技术允许透明
在一个单一的差动全双工通信
对，搭载不对称的双向回
在两个方向上的信道的控制信息。这
单一的串行数据流传输，简化了广泛的数据
公交车在PCB走线和电缆被消除
并行数据和时钟之间的偏移的问题
路径。这显著节省了系统成本
缩小数据路径，这反过来电缆宽度
连接器的尺寸和引脚。
此外，该解串器提供输入
均衡，以补偿从介质损耗
在更长的距离。内部直流平衡
编码/解码用于支持交流耦合
互连。
睡眠功能提供了节电模式
当高速前向信道和嵌入式
不需要的双向控制信道。
串行器提供了40针引线的WQFN
与解串器采用48引脚提供WQFN
包。
1
2
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
所有商标均为其各自所有者的财产。
版权所有2010-2013 ，德州仪器
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
DS92LX2121 ， DS92LX2122
SNLS330I - 2010年5月 - 修订2013年4月
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典型应用图
并行
DATA IN
18+3
频道链接III
并行
数据输出
18+3
图像
控制器
相机
4
4
DS92LX2121
GPO
2
串行
控制总线
DS92LX2122
GPI
返回频道
显示
模块的外形
GRABBER
2
串行
控制总线
串行器
解串器
方框图
输出锁存器
数据[ 17 ： 0 ] ， 21
控制[ 2 ： 0 ]
GPO [3：0 ]
4
R
T
R
T
DOUT +
解码器
编码器
RIN + R
T
R
T
解串器
输入锁存
串行器
21的数据〔 17：0 〕 ，
控制[ 2 ： 0 ]
4
GPI [3 ：0]的
PCLK
DOUT-
PCLK
PLL
时钟
根
RIN-
时钟
根
LOCK
通
CDR
PDB
M / S
定时
和
控制
PDB
BISTEn
M / S
定时
和
控制
I2C控制器
解码器
编码器
I2C控制器
FIFO
FIFO
SDA
SCL
CAD
SDA
SCL
CAD
解码器
DS92LX2121 - 串行器
DS92LX2122 - 解串器
图1.框图
DS92LX2121
串行器
R[5:0]
G[5:0]
B[5:0]
VS
HS
DE
频道链接III
DS92LX2122
解串器
R[5:0]
G[5:0]
B[5:0]
VS
HS
DE
PCLK
编码器
PCLK
PDB
M / S
GPO [3：0 ]
PLL
CONFIG 。
CONFIG 。
2
图像
调节器
---
视频
处理器
--
相机
PDB
M / S
BISTEn
GPI [3 ：0]的
SDA
SCL
定时
调节器
--
显示
--
图像采集卡
PC
SDA
SCL
我知道了
2
我知道了
PC
图2.应用框图
2
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版权所有2010-2013 ，德州仪器
产品文件夹链接：
DS92LX2121 DS92LX2122
DS92LX2121 ， DS92LX2122
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SNLS330I - 2010年5月 - 修订2013年4月
DS92LX2121引脚图
顶视图
GPO[3]
22
GPO[2]
21
DIN[7]
DIN[6]
DIN[5]
DIN[4]
DIN[3]
DIN[2]
DIN[1]
24
DIN[0]
23
30
29
28
27
26
25
V
DDIO
DIN[8]
DIN[9]
V
DDD
DIN[10]
DIN[11]
DIN[12]
DIN[13]
DIN[14]
DIN[15]
31
32
33
34
35
36
37
38
39
40
10
1
2
3
4
5
6
7
8
9
20
GPO[1]
GPO[0]
V
DDCML
DOUT +
DOUT-
V
DDT
V
DDPLL
PDB
M / S
水库
DAP = GND
19
18
17
16
15
14
13
12
11
DS92LX2121
（ TOP VIEW ）
DIN[16]
DIN[17]
DIN[18]
DIN[19]
DIN[20]
SDA
CAD
PCLK
图3.串行器 - DS92LX2121
40引脚WQFN （ RTA包）
DS92LX2121串行引脚说明
引脚名称
DIN〔 20 ：0]
PIN号
5, 4, 3, 2, 1, 40,
39, 38, 37, 36,
35, 33, 32, 30,
29, 28, 27, 26,
25, 24, 23
6
I / O类型
输入， LVCMOS W /
拆毁
并行数据输入。
描述
LVCMOS并行接口
PCLK
输入， LVCMOS W /
拆毁
输出LVCMOS
像素时钟输入引脚。频闪边缘由TRFB配置设置。
通用输出（ GPO ）
GPO [3：0 ]
22, 21, 20, 19
通用引脚分别配置为输出;这是用来
控制和各种命令作出响应。
时钟线为串行控制总线通信
SCL需要一个外部上拉电阻到V
DDIO
.
串行控制总线通讯数据线
SDA需要一个外部上拉电阻到V
DDIO
.
I
2
C模式选择
M / S = L ，主模式（默认） ;设备产生并驱动SCL时钟
线。设备被连接到总线上的从外周。 （串行器开始
在待机模式下启动，并通过远程唤醒功能的启用
解串器）
M / S = H，奴隶;器件接受SCL时钟输入
连续的地址译码器
输入引脚来选择从器件地址。
输入连接到外部电阻分压器来可编程器件ID
地址（请参阅串行控制总线连接） 。
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3
串行控制总线 - I
2
C兼容
SCL
SDA
7
8
输入/输出，开
漏
输入/输出，开
漏
M / S
12
输入， LVCMOS W /
拆毁
CAD
9
输入，模拟
版权所有2010-2013 ，德州仪器
产品文件夹链接：
DS92LX2121 DS92LX2122
水库
SCL
DS92LX2121 ， DS92LX2122
SNLS330I - 2010年5月 - 修订2013年4月
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DS92LX2121串行引脚说明（续）
引脚名称
PIN号
I / O类型
描述
掉电模式下输入引脚。
PDB = H ，发射器已启用，为开。
PDB = L ，发射机处于睡眠（断电） 。当发射器是在
睡眠状态下，PLL被关闭，并且IDD最小化。
版权所有。该引脚必须为低电平。
控制和配置
PDB
13
输入， LVCMOS W /
拆毁
输入， LVCMOS W /
拆毁
输入/输出， CML
输入/输出， CML
电源，模拟
电源，模拟
电源，模拟
电源，数字
电源，数字
地面上， DAP
水库
10, 11
频道链接III接口
DOUT +
DOUT-
电源和接地
VDDPLL
VDDT
VDDCML
VDDD
VDDIO
VSS
14
15
18
34
31
DAP
PLL电源， 1.8V ± 5 ％
TX模拟电源， 1.8V ± 5 ％
LVDS & BC医生电源， 1.8V ± 5 ％
数字电源， 1.8V ± 5 ％
电源输入级，单端输入从V供电
DDIO
.
DAP必须接地。连接到接地平面（GND）的具有至少16
过孔。
17
16
非反相的差分输出，反向信道输入。
反相差分输出，后置声道的输入。
DS92LX2122引脚图
顶视图
ROUT[0]
ROUT[1]
ROUT[2]
26
ROUT[3]
25
V
DDOR1
29
GPI[2]
31
GPI[0]
GPI[1]
PDB
GPI[3]
30
LOCK
34
V
DDR
36
35
33
32
28
27
通
水库
水库
V
DDCML
RIN +
RIN-
水库
BISTEn
V
DDPLL
水库
M / S
CAD
37
38
39
40
41
42
43
44
45
46
47
48
10
11
12
1
2
3
4
5
6
7
8
9
24
ROUT[4]
ROUT[5]
ROUT[6]
ROUT[7]
V
DDOR2
ROUT[8]
ROUT[9]
V
DDD
ROUT[10]
ROUT[11]
ROUT[12]
ROUT[13]
DAP = GND
23
22
21
20
DS92LX2122
（ TOP VIEW ）
19
18
17
16
15
14
13
ROUT[19]
ROUT[20]
ROUT[18]
ROUT[17]
ROUT[16]
ROUT[15]
图4.解串器 - DS92LX2122
48引脚WQFN （ RHS包）
4
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产品文件夹链接：
DS92LX2121 DS92LX2122
ROUT[14]
SDA
V
DDSSCG
PCLK
V
DDOR3
SCL
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DS92LX2121 ， DS92LX2122
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SNLS330I - 2010年5月 - 修订2013年4月
DS92LX2122解串器引脚说明
引脚名称
ROUT [20 ：0]
PIN号
5, 6, 8, 9, 10,
11, 12, 13, 14,
15, 16, 18, 19,
21, 22, 23, 24,
25, 26, 27, 28
4
I / O类型
输出LVCMOS
并行数据输出。
描述
LVCMOS并行接口
PCLK
输出LVCMOS
像素时钟输出引脚。
频闪边缘由RFB配置设置。在睡眠时，输出被控制
OSS_SEL 。
通用引脚分别配置为输入;这是用来
控制和各种命令作出响应。
时钟线为串行控制总线通信
SCL需要一个外部上拉电阻到V
DDIO
.
串行控制总线通讯数据线
SDA需要一个外部上拉电阻到V
DDIO
.
I
2
C模式选择
M / S = L ，硕士;装置产生并驱动SCL时钟线。设备
连接到从外围德总线上。
M / S = H，从（默认） ;设备接受SCL时钟输入端，并连接到一个
I
2
在公共汽车上C控制器主。从模式不会产生SCL时钟，
但使用由德师父格兰数据传输产生的时钟。
连续的地址译码器
输入引脚来选择从器件地址。
输入连接到外部电阻分压器来可编程器件ID地址
（见串行控制总线连接）
通用输入（ GPI ）
GPI [3 ：0]的
30, 31, 32, 33
输入/输出，数字
串行控制总线 - I
2
C兼容
SCL
SDA
2
1
输入/输出，开
漏
输入/输出，开
漏
M / S
47
输入， LVCMOS W /
撩
CAD
48
输入，模拟
控制和配置
掉电模式下输入引脚。
PDB
35
输入， LVCMOS W /
拆毁
PDB = H ，接收器使能，并为开。
PDB = L ，接收器处于休眠（省电模式） 。当接收器在
睡眠状态时， LVCMOS输出为三态， PLL被关闭
和IDD最小化。
锁定状态输出引脚。
LOCK
34
输出LVCMOS
LOCK = H ， PLL锁定，输出有效
LOCK = L时， PLL被锁定， ROUT和PCLK的输出状态由控制
OSS_SEL 。可以作为链路状态。
版权所有。
水库
38, 39, 43, 46
-
引脚43 ：保持开路。
引脚46 ：此引脚必须为低电平。
引脚38 ， 39 ：路由测试点为差分对，或者未使用的平仓离场。
BIST模式
BIST使能引脚。
BISTEn
44
输入， LVCMOS W /
拆毁
BISTEN = H， BIST模式被启用。
BISTEN = L ， BIST模式将被禁用。
通输出引脚的BIST模式。
通
37
输出， LVCOMS
PASS = H ，无错误传输
PASS = L时，在所接收的有效载荷中检测到一个或多个错误。
平仓离场，如果未使用。路线测试点（PAD ）的推荐。
频道链接III接口
RIN +
RIN-
41
42
输入/输出， CML
输入/输出， CML
非反相的差分输入端，反向信道输出。互连必须是
AC加上一个0.1μF的电容。
反相差分输入，反向信道输出。互连必须交流
再加上0.1
μF
电容。
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5
版权所有2010-2013 ，德州仪器
产品文件夹链接：
DS92LX2121 DS92LX2122
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