DS92LX1621,DS92LX1622
DS92LX1621 / DS92LX1622 10 - 50 MHz的DC平衡的频道链接III串行器
与解串器与双向控制通道
文献编号： SNLS327G
DS92LX1621 / DS92LX1622 10 - 50 MHz的DC平衡的频道链接III串行器和解串
与双向控制通道
2011年7月12日
DS92LX1621/DS92LX1622
10 - 50 MHz的DC平衡的频道链接III串行器和
解串器具有双向控制通道
概述
该DS92LX1621 / DS92LX1622芯片组提供了一个通道
链路III接口与一个高速前向信道和一个全
双面打印后置声道的数据传输通过一根昼夜温差
髓鞘对。该串行器/解串器对是针对
汽车摄像头系统之间的直接连接
主控制器/电子控制单元（ ECU ） 。主
传输发送的图像数据的16位在单个高速
用低延迟双向控制串行流一起
支持我的信道传输
2
C.包含在16位的
有效载荷是CRC可选的数据完整性选项（循环
冗余校验）或奇偶校验位并监控传输链路
错误。采用美国国家半导体的嵌入式时钟技术允许
在一个单一的differen-透明全双工通信
TiAl基对，承载非对称双向控制信息
不化的视频消隐间隔的依赖。这
单一的串行数据流传输，简化宽数据总线
在PCB走线和电缆通过消除歪斜问题
之间的并行数据和时钟路径。这显著
通过缩小数据路径，这反过来降低节省了系统成本
PCB层，电缆的宽度，并且连接器的尺寸和引脚。
此外，该解串器的输入提供均衡CON-
控制，以补偿从介质损耗在更长的显示
可用距离。内部直流平衡的编码/解码，用于
支持交流耦合互连。
睡眠功能提供了省电模式和重
微尘唤醒中断对远程设备的信号。
序列化是在一个32引脚的LLP封装，并Dese-
rializer是在一个40引脚的LLP封装。
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与直流平衡编码嵌入时钟，支持AC-
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特点
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可配置的数据吞吐量
—
12位（分）达到600兆比特/秒
—
16位（高清）高达800兆位/秒
—
18位（最大）高达900兆位/秒
■
10 MHz至50 MHz的输入时钟支持
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耦合互连
能够驱动多达10米屏蔽双绞线
与I双向控制接口通道
2
C支持
I
2
C接口的设备配置。单针ID
地址
与CRC的16位数据有效载荷（循环冗余校验）
与可编程数据校验数据的完整性
传输错误检测和中断控制
多达6个可编程GPIO的
全速BIST诊断功能验证链路的完整性
为SER和DES个人掉电控制
用户可选择的时钟边沿上都SER并行数据
和DES
集成终端电阻
1.8V-或3.3V兼容并行总线接口
在1.8V单电源供电
IEC 61000-4-2 ESD标准
无解串器上所需的参考时钟
可编程的接收均衡
LOCK输出引脚的报告，以确保链路状态
EMI / EMC缓解
—
DES可编程扩频（ SSCG ）
输出
—
DES接收器输出的交错
温度范围：-40 ° C至+ 85°C
SER封装： 32引脚LLP （采用5mm x 5mm ）
DES封装： 40引脚LLP （采用6mm x 6mm ）
应用
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工业显示器，触摸屏
■
医学影像
典型应用图
30123027
图1.典型应用电路
TRI- STATE是美国国家半导体公司的注册商标。
2011美国国家半导体公司
301230
www.national.com
DS92LX1621 / DS92LX1622
方框图
30123028
图2.框图
30123029
图3.应用框图
订购信息
NSID
DS92LX1621SQE
DS92LX1621SQ
DS92LX1621SQX
DS92LX1622SQE
DS92LX1622SQ
DS92LX1622SQX
包装说明
32引脚的LLP ， 5.0× 5.0 ×0.8毫米，节距为0.5mm
32引脚的LLP ， 5.0× 5.0 ×0.8毫米，节距为0.5mm
32引脚的LLP ， 5.0× 5.0 ×0.8毫米，节距为0.5mm
40引脚的LLP ， 6.0× 6.0 ×0.8毫米，节距为0.5mm
40引脚的LLP ， 6.0× 6.0 ×0.8毫米，节距为0.5mm
40引脚的LLP ， 6.0× 6.0 ×0.8毫米，节距为0.5mm
QUANTITY
250
1000
4500
250
1000
4500
规格
NOPB
NOPB
NOPB
NOPB
NOPB
NOPB
包ID
SQA32A
SQA32A
SQA32A
SQA40A
SQA40A
SQA40A
www.national.com
2
DS92LX1621 / DS92LX1622
DS92LX1621串行引脚说明
引脚名称
DIN〔 13：0 〕
PIN号
32, 31, 30, 29,
27, 26, 24, 23,
22, 21, 20, 19,
18, 17
1
2
3
I / O类型
输入， LVCMOS W /并行数据输入。
拆毁
描述
LVCMOS并行接口
HSYNC
VSYNC
PCLK
输入， LVCMOS W /并行数据输入14 ，通常用作水平同步输入
拆毁
输入， LVCMOS W /并行数据输入15 ，通常用作垂直同步输入
拆毁
输入， LVCMOS W /
拆毁
像素时钟输入引脚。频闪边缘由TRFB控制寄存器进行设置。
通用输入输出（ GPIO ）
DIN〔 3：0] /
GPIO [ 5 ：2]
GPIO [ 1：0]
20, 19, 18, 17
16, 15
输入/输出，数字DIN〔 3：0 〕的通用引脚可被单独地配置为输入
或输出;用于控制和各种命令作出响应。
输入/输出，数字通用引脚可独立配置为输入或
输出;用于控制和各种命令作出响应。
时钟线为串行控制总线通信
SCL需要一个外部上拉电阻到V
DDIO
.
串行控制总线 - I
2
C兼容
SCL
SDA
4
5
输入/输出，数字
输入/输出，串行控制总线通信的开放数据线
SDA需要一个外部上拉电阻到V
DDIO
.
漏
输入， LVCMOS W /
拆毁
I
2
C模式选择
M / S = L ，主（默认） ;设备产生并驱动SCL时钟线
M / S = H，奴隶;器件接受SCL时钟输入
连续的地址译码器
输入引脚来选择从器件地址。
输入连接到外部电阻分压器来可编程器件ID
地址（请参阅串行控制总线连接） 。
掉电模式下输入引脚。
PDB = H ，发射器已启用，为开。
PDB = L ，发射机处于睡眠（断电） 。当发射器是
在睡眠状态下， PLL被关闭，并且IDD最小化。
版权所有。该引脚必须为低电平。
M / S
8
CAD
6
输入，模拟
控制和配置
输入， LVCMOS W /
拆毁
输入， LVCMOS W /
拆毁
输入/输出， CML
输入/输出， CML
电源，模拟
电源，模拟
电源，模拟
电源，数字
电源，数字
地面上， DAP
PDB
9
水库
7
频道链接III接口
DOUT +
DOUT-
电源和接地
VDDPLL
VDDT
VDDCML
VDDD
VDDIO
VSS
10
11
14
28
25
DAP
PLL电源， 1.8V ± 5 ％
TX模拟电源， 1.8V ± 5 ％
LVDS & BC医生电源， 1.8V ± 5 ％
数字电源， 1.8V ± 5 ％
电源输入级，单端输入从V供电
DDIO
.
DAP必须接地。连接到地平面与至少9的通孔。
13
12
非反相的差分输出，反向信道输入。
反相差分输出，后置声道的输入。
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4
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