DS92LV1212A 16-40 MHz的10位总线LVDS随机锁定解串器，具有嵌入式时钟
恢复
2000年11月
DS92LV1212A
16-40 MHz的10位总线LVDS随机锁定解串器
具有嵌入式时钟恢复
概述
该DS92LV1212A是DS92LV1212的升级。它
维护所有的DS92LV1212的特性。该
DS92LV1212A被设计为与DS92LV1021使用
总线LVDS串行器。该DS92LV1212A接收总线
LVDS串行数据流，并把它转换为一个10位宽
并行数据总线和单独的时钟。减少电缆，
PCB走线数量和连接器尺寸节省了成本和品牌
PCB布线更加容易。时钟到数据和数据到数据偏斜现象
消除了由于一个输入端接收时钟的数据位
串行。在掉电引脚由reduc-以节省电力
荷兰国际集团的电源电流时，该设备在不使用。该
解串器将建立锁同步模式
在规定的锁定时间，但它也可以锁定到一个数据
流不同步模式。
特点
n
不同步模式，随机锁定时钟恢复
n
保证过渡的每一个数据传输周期
n
芯片组（ TX + Rx）的功耗
＆ LT ;
为300mW （典型值）
@
40MHz
n
单差分对消除多通道偏移
n
400 Mbps的串行LVDS总线带宽（ 40 MHz时钟）
n
10位并行接口进行1字节的数据加2的控制位
或UTOPIA接口我
n
同步模式和LOCK指示灯
n
流通引脚排列，便于PCB布局
n
在接收器输入阻抗高，当电源关闭
n
时钟可编程边沿触发
n
足迹与DS92LV1210兼容
n
小型28引脚SSOP封装， MSA
框图
DS101387-1
三州
是美国国家半导体公司的注册商标。
2000美国国家半导体公司
DS101387
www.national.com
DS92LV1212A
框图
（续）
应用
DS101387-2
功能说明
该DS92LV1212是一个10位的解串器芯片设计成
收到了重仓差背板的数据，在
时钟速度从16 MHz到40 MHz的。它也可以被用来
接收通过非屏蔽双绞线（ UTP ）电缆数据。
该芯片有三种操作活动状态：初始化，
数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述了积极的每个操作
和被动状态。
数据传输
初始化之后，将串行器将接受来自输入数据
DIN0 - DIN9 。串行器采用TCLK输入锁存器
输入的数据。该TCLK_R /女引脚选择哪条边的
串行用来选通输入数据。 TCLK_R / F高
选择上升沿的时钟数据和低选择
下降沿。如果其中的SYNC输入高5 * TCLK
周期，在DIN0 - DIN9数据时钟，不论忽略
边缘。
确定后时钟沿来使用，一开始和停止
位，内部追加，帧中的寄存器中的数据位。
起始位始终为高电平，停止位始终为低电平。
起始位和停止位功能的嵌入式时钟位
在串行数据流。
序列化的数据和时钟位（ 10 + 2位） 12接收
倍TCLK频率。例如，如果TCLK为40MHz ，
串行速率是40 ×12 = 480每秒兆比特。自
只有10位是从输入数据，串行“有效载荷”速率是
10倍TCLK频率。例如，如果TCLK = 40
兆赫，净荷数据率是40 ×10 = 400 Mbps的。 TCLK是
由数据源提供的，并且必须在范围16
MHz至40 MHz的象征。
在解串器的LOCK管脚驱动为低电平时，它是
在串行同步。解串器锁
嵌入式时钟，并使用它来恢复序列
数据。 ROUT数据是有效的，当LOCK低。否则，
ROUT0 - ROUT9是无效的。
该ROUT0 - ROUT9引脚使用RCLK引脚作为参考
到的数据。在RCLK边缘的极性是由控制
RCLK_R / F输入。看
图5中。
ROUT （ 0-9 ） ，锁和RCLK输出将推动最低
三CMOS输入门（ 15 pF负载），与40 MHz时钟。
初始化
之前的数据可以传输时，解串器必须
初始化。所述解串器应电时
PWRDN引脚保持为低电平。 V后
CC
稳定的PWRDN引脚
可以强制为高。解串器准备锁定到
输入的数据流。
第1步：当你申请V
CC
在解串器时，对应
略去保持输出三态和内部电路
通过在芯片上电电路禁用。当V
CC
到达
V
CC
OK （ 2.5V ） ，锁相环准备锁定输入数据或
同步模式。您必须应用本地时钟
该REFCLK引脚。
解串器LOCK输出将保持高位，而其锁相环
锁来输入数据或SYNC输入上的图案。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。解串器将被锁定
非重复的数据模式;然而，传输
SYNC模式的解串器能够使解串器
锁定到该串行信号在规定的时间内。看
图7 。
用户的应用决定了SYNC1的控制权，
SYNC2引脚。一个建议是直接反馈回路
从锁销。在任何情况下，串行器
这两个SYNC输入后返回停止发送SYNC模式
低。
当解串器检测到的边缘过渡的公交车
LVDS输入，它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，该
解串器输出代表输入的总线LVDS数据。
同步
当解串器PLL锁定到嵌入式时钟
边，解串器LOCK管脚断言低。如果Dese-
rializer失锁，锁销输出会高，
输出（包括RCLK ）将进入三态。
用户的系统监视锁销来检测丢失
同步。一旦检测到，则系统可以安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
多个同步方法是可能的。一
2
www.national.com
DS92LV1212A
同步
（续）
断电
当没有数据传输时，您可以使用掉电
状态。该串行器和解串使用掉电
状态，低功耗的睡眠模式，以降低功耗消耗
化。解串器进入掉电时，你开车
PWRDN和REN低。串行进入掉电
当你驾驶PWRDN低。在掉电时， PLL停止
和输出enterTRI状态时，它禁用负载电流
租，并降低电源电流为毫安范围内。对
退出掉电，必须推动PWRDN引脚为高电平。
前串行之间有效的数据交换
解串器，则必须重新初始化并重新同步DE-
虎钳给对方。串行初始化需要510
TCLK周期。解串器将初始化和确认LOCK
高，直到锁定到总线LVDS时钟发生。
建议是使用以提供一个反馈环
LOCK管脚自身来控制序列化的同步请求
（ SYNC1和SYNC2 ） 。提供了用于mul-双SYNC引脚
tiple控制在多点应用。发送同步巳
燕鸥重新同步是可取的，当锁定时间
一个特定的时间内是至关重要的。然而，在解串器
可以锁定到随机数据，这将在下面讨论
部分。
随机锁定初始化和
同步
初始化和重新同步的方法描述
在各自的部分是建立最快的方法
该串行器和解串器之间的联系。不过，
该DS92LV1212A而不能够达到锁定到数据流
要求串行发送特殊的同步模式。这
允许DS92LV1212A在“开环”运行应用程序
系统蒸发散。同样重要的是解串器的支持能力
热插入到正在运行的背板。在开环或
热插入的情况下，我们假定数据流基本上是
随机的。因此，由于锁定时间有所不同，由于数据
流的特性，我们不可能预知确切的锁
时间。在“随机”锁定时间的主要制约因素是
输入的数据和之间的初始相位关系
REFCLK当解串器上电。如上述
下段，包含在数据流中的数据
也可以影响锁定时间。
如果一个特定的模式是重复的，在解串器，可以输入
“误锁定” - 虚假识别数据模式作为
时钟位。我们指的是这样一种图案为重复
多过渡， RMT 。发生这种情况时，一个以上的
低到高的过渡发生在一个时钟周期中通过多个
周期。发生这种情况时的任何位，除了DIN 9中，被保持在一个
低状态和相邻位被高举，创建0-1
过渡。在最坏的情况下，该解串器能够成为
锁定到该数据模式，而不是时钟。电路
在DS92LV1212A内可以检测到的可能性
“假锁”的存在。该电路由detect-实现这一
荷兰国际集团用于计时位一个以上的潜在位置。上
检测，该电路将防止输出的锁
成为有效，直到潜在的“假锁”模式
变化。假锁定检测电路，预计该数据将
最终改变，使解串器失去锁
中的数据模式，然后继续搜索在时钟位
串行数据流。 RMT的图形表示
下页图所示。请注意， RMT只
适用于位DIN0 - DIN8 。
三州
该串行器进入三态时， DEN引脚驱动
低。这使得两个驱动器输出引脚（ DO +和DO- ）到
三态。当你开车DEN高，串行回报
到以前的状态，只要所有其他控制引脚保持
静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。
当你开车的任引脚为低电平时，解串器进入
三态。因此，接收器的输出引脚
（ ROUT0 - ROUT9 ）和RCLK将进入三态。该
LOCK输出仍然有效，反映了PLL的状态。
3
www.national.com
DS92LV1212A
RMT模式
DS101387-23
DS101387-24
DIN0保持为低电平， DIN1高举创建一个RMT模式
DIN4持有低DIN5高举创建一个RMT模式
DS101387-25
DIN8持有低DIN9高举创建一个RMT模式
订单号
NSID
DS92LV1021TMSA
DS92LV1212AMSA
功能
串行器
解串器
包
MSA28
MSA28
www.national.com
4
DS92LV1212A
绝对最大额定值
（注1 ）
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
CC
)
-0.3V至+ 4V
CMOS / TTL输入电压
-0.3V到（V
CC
+0.3V)
CMOS / TTL输出电压
-0.3V到（V
CC
+0.3V)
总线LVDS接收器输入
电压
-0.3V至+ 3.9V
结温
+150C
储存温度
-65 ° C至+ 150°C
焊接温度
（焊接， 4秒）
+260C
最大封装功耗容量
@
25°C套餐：
28L SSOP
1.27 W
套餐降额：
28L SSOP
ESD额定值（ HBM ）
10.3mW / C以上+ 25℃
＆ GT ;
2kV
推荐工作
条件
民
电源电压（V
CC
)
经营自由的空气
温度（T
A
)
接收器输入范围
电源噪声电压
(V
CC
)
3.0
40
0
喃
3.3
+25
最大
3.6
+85
2.4
单位
V
C
V
100毫伏
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
参数
条件
民
典型值
最大
单位
解串器LVCMOS / LVTTL DC规格（适用于针PWRDN ， RCLK_R /楼REN ， REFCLK =输入，适用于
销ROUT ， RCLK ， LOCK =输出）
V
IH
V
IL
V
CL
I
IN
V
OH
V
OL
I
OS
I
OZ
VTH
VtL作为
I
IN
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
高电平输出电压
低电平输出电压
输出短路电流
三态输出电流
差别阈限高
电压
差阈值低
电压
输入电流
V
IN
= +2.4V, V
CC
= 3.6V或0V
V
IN
= 0V, V
CC
= 3.6V或0V
解串器的电源电流（适用于针DVCC和AVCC ）
I
CCR
I
CCXR
解串器电源电流
最坏的情况下
解串器电源电流
断电
C
L
= 15 pF的
F = 40MHz的
F = 16 MHz的
58
30
0.36
75
45
1.0
mA
mA
mA
I
CL
= -18毫安
V
IN
= 0V或3.6V
I
OH
= -9毫安
I
OL
= 9毫安
VOUT = 0V
PWRDN或REN = 0.8V ，V
OUT
= 0V或VCC
VCM = + 1.1V
10
2.1
GND
15
10
2.0
GND
0.62
V
CC
0.8
1.5
+15
V
CC
0.5
85
+10
V
V
V
A
V
V
mA
A
±
2
2.93
0.33
38
±
0.4
解串器LVDS总线直流规格（适用于引脚RI +和RI- ）
+6
50
10
10
12
+50
mV
mV
+15
+10
A
A
±
1
±
0.05
图1
PWRDN = 0.8V ， REN = 0.8V
对于REFCLK解串器时序要求
在推荐，除非另有规定工作电源和温度范围内。
符号
t
RFCP
t
RFDC
f
REF
t
RFTT
参数
REFCLK期
REFCLK占空比
REFCLK频率
REFCLK过渡时间
0.95/t
RCP
条件
民
25
典型值
T
50
t
RCP
3
1.05/t
RCP
6
ns
最大
62.5
单位
ns
%
5
www.national.com
DS92LV1212A
DS92LV1212A 16-40 MHz的10位总线LVDS随机锁定解串器
嵌入式时钟恢复
文献编号： SNLS071D
DS92LV1212A 16-40 MHz的10位总线LVDS随机锁定解串器，具有嵌入式时钟
恢复
2000年11月
DS92LV1212A
16-40 MHz的10位总线LVDS随机锁定解串器
具有嵌入式时钟恢复
概述
该DS92LV1212A是DS92LV1212的升级。它
维护所有的DS92LV1212的特性。该
DS92LV1212A被设计为与DS92LV1021使用
总线LVDS串行器。该DS92LV1212A接收总线
LVDS串行数据流，并把它转换为一个10位宽
并行数据总线和单独的时钟。减少电缆，
PCB走线数量和连接器尺寸节省了成本和品牌
PCB布线更加容易。时钟到数据和数据到数据偏斜现象
消除了由于一个输入端接收时钟的数据位
串行。在掉电引脚由reduc-以节省电力
荷兰国际集团的电源电流时，该设备在不使用。该
解串器将建立锁同步模式
在规定的锁定时间，但它也可以锁定到一个数据
流不同步模式。
特点
n
不同步模式，随机锁定时钟恢复
n
保证过渡的每一个数据传输周期
n
芯片组（ TX + Rx）的功耗
＆ LT ;
为300mW （典型值）
@
40MHz
n
单差分对消除多通道偏移
n
400 Mbps的串行LVDS总线带宽（ 40 MHz时钟）
n
10位并行接口进行1字节的数据加2的控制位
或UTOPIA接口我
n
同步模式和LOCK指示灯
n
流通引脚排列，便于PCB布局
n
在接收器输入阻抗高，当电源关闭
n
时钟可编程边沿触发
n
足迹与DS92LV1210兼容
n
小型28引脚SSOP封装， MSA
框图
DS101387-1
三州
是美国国家半导体公司的注册商标。
2000美国国家半导体公司
DS101387
www.national.com
DS92LV1212A
框图
（续）
应用
DS101387-2
功能说明
该DS92LV1212是一个10位的解串器芯片设计成
收到了重仓差背板的数据，在
时钟速度从16 MHz到40 MHz的。它也可以被用来
接收通过非屏蔽双绞线（ UTP ）电缆数据。
该芯片有三种操作活动状态：初始化，
数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述了积极的每个操作
和被动状态。
数据传输
初始化之后，将串行器将接受来自输入数据
DIN0 - DIN9 。串行器采用TCLK输入锁存器
输入的数据。该TCLK_R /女引脚选择哪条边的
串行用来选通输入数据。 TCLK_R / F高
选择上升沿的时钟数据和低选择
下降沿。如果其中的SYNC输入高5 * TCLK
周期，在DIN0 - DIN9数据时钟，不论忽略
边缘。
确定后时钟沿来使用，一开始和停止
位，内部追加，帧中的寄存器中的数据位。
起始位始终为高电平，停止位始终为低电平。
起始位和停止位功能的嵌入式时钟位
在串行数据流。
序列化的数据和时钟位（ 10 + 2位） 12接收
倍TCLK频率。例如，如果TCLK为40MHz ，
串行速率是40 ×12 = 480每秒兆比特。自
只有10位是从输入数据，串行“有效载荷”速率是
10倍TCLK频率。例如，如果TCLK = 40
兆赫，净荷数据率是40 ×10 = 400 Mbps的。 TCLK是
由数据源提供的，并且必须在范围16
MHz至40 MHz的象征。
在解串器的LOCK管脚驱动为低电平时，它是
在串行同步。解串器锁
嵌入式时钟，并使用它来恢复序列
数据。 ROUT数据是有效的，当LOCK低。否则，
ROUT0 - ROUT9是无效的。
该ROUT0 - ROUT9引脚使用RCLK引脚作为参考
到的数据。在RCLK边缘的极性是由控制
RCLK_R / F输入。看
图5中。
ROUT （ 0-9 ） ，锁和RCLK输出将推动最低
三CMOS输入门（ 15 pF负载），与40 MHz时钟。
初始化
之前的数据可以传输时，解串器必须
初始化。所述解串器应电时
PWRDN引脚保持为低电平。 V后
CC
稳定的PWRDN引脚
可以强制为高。解串器准备锁定到
输入的数据流。
第1步：当你申请V
CC
在解串器时，对应
略去保持输出三态和内部电路
通过在芯片上电电路禁用。当V
CC
到达
V
CC
OK （ 2.5V ） ，锁相环准备锁定输入数据或
同步模式。您必须应用本地时钟
该REFCLK引脚。
解串器LOCK输出将保持高位，而其锁相环
锁来输入数据或SYNC输入上的图案。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。解串器将被锁定
非重复的数据模式;然而，传输
SYNC模式的解串器能够使解串器
锁定到该串行信号在规定的时间内。看
图7 。
用户的应用决定了SYNC1的控制权，
SYNC2引脚。一个建议是直接反馈回路
从锁销。在任何情况下，串行器
这两个SYNC输入后返回停止发送SYNC模式
低。
当解串器检测到的边缘过渡的公交车
LVDS输入，它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，该
解串器输出代表输入的总线LVDS数据。
同步
当解串器PLL锁定到嵌入式时钟
边，解串器LOCK管脚断言低。如果Dese-
rializer失锁，锁销输出会高，
输出（包括RCLK ）将进入三态。
用户的系统监视锁销来检测丢失
同步。一旦检测到，则系统可以安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
多个同步方法是可能的。一
2
www.national.com
DS92LV1212A
同步
（续）
断电
当没有数据传输时，您可以使用掉电
状态。该串行器和解串使用掉电
状态，低功耗的睡眠模式，以降低功耗消耗
化。解串器进入掉电时，你开车
PWRDN和REN低。串行进入掉电
当你驾驶PWRDN低。在掉电时， PLL停止
和输出enterTRI状态时，它禁用负载电流
租，并降低电源电流为毫安范围内。对
退出掉电，必须推动PWRDN引脚为高电平。
前串行之间有效的数据交换
解串器，则必须重新初始化并重新同步DE-
虎钳给对方。串行初始化需要510
TCLK周期。解串器将初始化和确认LOCK
高，直到锁定到总线LVDS时钟发生。
建议是使用以提供一个反馈环
LOCK管脚自身来控制序列化的同步请求
（ SYNC1和SYNC2 ） 。提供了用于mul-双SYNC引脚
tiple控制在多点应用。发送同步巳
燕鸥重新同步是可取的，当锁定时间
一个特定的时间内是至关重要的。然而，在解串器
可以锁定到随机数据，这将在下面讨论
部分。
随机锁定初始化和
同步
初始化和重新同步的方法描述
在各自的部分是建立最快的方法
该串行器和解串器之间的联系。不过，
该DS92LV1212A而不能够达到锁定到数据流
要求串行发送特殊的同步模式。这
允许DS92LV1212A在“开环”运行应用程序
系统蒸发散。同样重要的是解串器的支持能力
热插入到正在运行的背板。在开环或
热插入的情况下，我们假定数据流基本上是
随机的。因此，由于锁定时间有所不同，由于数据
流的特性，我们不可能预知确切的锁
时间。在“随机”锁定时间的主要制约因素是
输入的数据和之间的初始相位关系
REFCLK当解串器上电。如上述
下段，包含在数据流中的数据
也可以影响锁定时间。
如果一个特定的模式是重复的，在解串器，可以输入
“误锁定” - 虚假识别数据模式作为
时钟位。我们指的是这样一种图案为重复
多过渡， RMT 。发生这种情况时，一个以上的
低到高的过渡发生在一个时钟周期中通过多个
周期。发生这种情况时的任何位，除了DIN 9中，被保持在一个
低状态和相邻位被高举，创建0-1
过渡。在最坏的情况下，该解串器能够成为
锁定到该数据模式，而不是时钟。电路
在DS92LV1212A内可以检测到的可能性
“假锁”的存在。该电路由detect-实现这一
荷兰国际集团用于计时位一个以上的潜在位置。上
检测，该电路将防止输出的锁
成为有效，直到潜在的“假锁”模式
变化。假锁定检测电路，预计该数据将
最终改变，使解串器失去锁
中的数据模式，然后继续搜索在时钟位
串行数据流。 RMT的图形表示
下页图所示。请注意， RMT只
适用于位DIN0 - DIN8 。
三州
该串行器进入三态时， DEN引脚驱动
低。这使得两个驱动器输出引脚（ DO +和DO- ）到
三态。当你开车DEN高，串行回报
到以前的状态，只要所有其他控制引脚保持
静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。
当你开车的任引脚为低电平时，解串器进入
三态。因此，接收器的输出引脚
（ ROUT0 - ROUT9 ）和RCLK将进入三态。该
LOCK输出仍然有效，反映了PLL的状态。
3
www.national.com
DS92LV1212A
RMT模式
DS101387-23
DS101387-24
DIN0保持为低电平， DIN1高举创建一个RMT模式
DIN4持有低DIN5高举创建一个RMT模式
DS101387-25
DIN8持有低DIN9高举创建一个RMT模式
订单号
NSID
DS92LV1021TMSA
DS92LV1212AMSA
功能
串行器
解串器
包
MSA28
MSA28
www.national.com
4
DS92LV1212A
DS92LV1212A 16-40 MHz的10位总线LVDS随机锁定解串器
嵌入式时钟恢复
文献编号： SNLS071D
DS92LV1212A 16-40 MHz的10位总线LVDS随机锁定解串器，具有嵌入式时钟
恢复
2000年11月
DS92LV1212A
16-40 MHz的10位总线LVDS随机锁定解串器
具有嵌入式时钟恢复
概述
该DS92LV1212A是DS92LV1212的升级。它
维护所有的DS92LV1212的特性。该
DS92LV1212A被设计为与DS92LV1021使用
总线LVDS串行器。该DS92LV1212A接收总线
LVDS串行数据流，并把它转换为一个10位宽
并行数据总线和单独的时钟。减少电缆，
PCB走线数量和连接器尺寸节省了成本和品牌
PCB布线更加容易。时钟到数据和数据到数据偏斜现象
消除了由于一个输入端接收时钟的数据位
串行。在掉电引脚由reduc-以节省电力
荷兰国际集团的电源电流时，该设备在不使用。该
解串器将建立锁同步模式
在规定的锁定时间，但它也可以锁定到一个数据
流不同步模式。
特点
n
不同步模式，随机锁定时钟恢复
n
保证过渡的每一个数据传输周期
n
芯片组（ TX + Rx）的功耗
＆ LT ;
为300mW （典型值）
@
40MHz
n
单差分对消除多通道偏移
n
400 Mbps的串行LVDS总线带宽（ 40 MHz时钟）
n
10位并行接口进行1字节的数据加2的控制位
或UTOPIA接口我
n
同步模式和LOCK指示灯
n
流通引脚排列，便于PCB布局
n
在接收器输入阻抗高，当电源关闭
n
时钟可编程边沿触发
n
足迹与DS92LV1210兼容
n
小型28引脚SSOP封装， MSA
框图
DS101387-1
三州
是美国国家半导体公司的注册商标。
2000美国国家半导体公司
DS101387
www.national.com
DS92LV1212A
框图
（续）
应用
DS101387-2
功能说明
该DS92LV1212是一个10位的解串器芯片设计成
收到了重仓差背板的数据，在
时钟速度从16 MHz到40 MHz的。它也可以被用来
接收通过非屏蔽双绞线（ UTP ）电缆数据。
该芯片有三种操作活动状态：初始化，
数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述了积极的每个操作
和被动状态。
数据传输
初始化之后，将串行器将接受来自输入数据
DIN0 - DIN9 。串行器采用TCLK输入锁存器
输入的数据。该TCLK_R /女引脚选择哪条边的
串行用来选通输入数据。 TCLK_R / F高
选择上升沿的时钟数据和低选择
下降沿。如果其中的SYNC输入高5 * TCLK
周期，在DIN0 - DIN9数据时钟，不论忽略
边缘。
确定后时钟沿来使用，一开始和停止
位，内部追加，帧中的寄存器中的数据位。
起始位始终为高电平，停止位始终为低电平。
起始位和停止位功能的嵌入式时钟位
在串行数据流。
序列化的数据和时钟位（ 10 + 2位） 12接收
倍TCLK频率。例如，如果TCLK为40MHz ，
串行速率是40 ×12 = 480每秒兆比特。自
只有10位是从输入数据，串行“有效载荷”速率是
10倍TCLK频率。例如，如果TCLK = 40
兆赫，净荷数据率是40 ×10 = 400 Mbps的。 TCLK是
由数据源提供的，并且必须在范围16
MHz至40 MHz的象征。
在解串器的LOCK管脚驱动为低电平时，它是
在串行同步。解串器锁
嵌入式时钟，并使用它来恢复序列
数据。 ROUT数据是有效的，当LOCK低。否则，
ROUT0 - ROUT9是无效的。
该ROUT0 - ROUT9引脚使用RCLK引脚作为参考
到的数据。在RCLK边缘的极性是由控制
RCLK_R / F输入。看
图5中。
ROUT （ 0-9 ） ，锁和RCLK输出将推动最低
三CMOS输入门（ 15 pF负载），与40 MHz时钟。
初始化
之前的数据可以传输时，解串器必须
初始化。所述解串器应电时
PWRDN引脚保持为低电平。 V后
CC
稳定的PWRDN引脚
可以强制为高。解串器准备锁定到
输入的数据流。
第1步：当你申请V
CC
在解串器时，对应
略去保持输出三态和内部电路
通过在芯片上电电路禁用。当V
CC
到达
V
CC
OK （ 2.5V ） ，锁相环准备锁定输入数据或
同步模式。您必须应用本地时钟
该REFCLK引脚。
解串器LOCK输出将保持高位，而其锁相环
锁来输入数据或SYNC输入上的图案。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。解串器将被锁定
非重复的数据模式;然而，传输
SYNC模式的解串器能够使解串器
锁定到该串行信号在规定的时间内。看
图7 。
用户的应用决定了SYNC1的控制权，
SYNC2引脚。一个建议是直接反馈回路
从锁销。在任何情况下，串行器
这两个SYNC输入后返回停止发送SYNC模式
低。
当解串器检测到的边缘过渡的公交车
LVDS输入，它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，该
解串器输出代表输入的总线LVDS数据。
同步
当解串器PLL锁定到嵌入式时钟
边，解串器LOCK管脚断言低。如果Dese-
rializer失锁，锁销输出会高，
输出（包括RCLK ）将进入三态。
用户的系统监视锁销来检测丢失
同步。一旦检测到，则系统可以安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
多个同步方法是可能的。一
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DS92LV1212A
同步
（续）
断电
当没有数据传输时，您可以使用掉电
状态。该串行器和解串使用掉电
状态，低功耗的睡眠模式，以降低功耗消耗
化。解串器进入掉电时，你开车
PWRDN和REN低。串行进入掉电
当你驾驶PWRDN低。在掉电时， PLL停止
和输出enterTRI状态时，它禁用负载电流
租，并降低电源电流为毫安范围内。对
退出掉电，必须推动PWRDN引脚为高电平。
前串行之间有效的数据交换
解串器，则必须重新初始化并重新同步DE-
虎钳给对方。串行初始化需要510
TCLK周期。解串器将初始化和确认LOCK
高，直到锁定到总线LVDS时钟发生。
建议是使用以提供一个反馈环
LOCK管脚自身来控制序列化的同步请求
（ SYNC1和SYNC2 ） 。提供了用于mul-双SYNC引脚
tiple控制在多点应用。发送同步巳
燕鸥重新同步是可取的，当锁定时间
一个特定的时间内是至关重要的。然而，在解串器
可以锁定到随机数据，这将在下面讨论
部分。
随机锁定初始化和
同步
初始化和重新同步的方法描述
在各自的部分是建立最快的方法
该串行器和解串器之间的联系。不过，
该DS92LV1212A而不能够达到锁定到数据流
要求串行发送特殊的同步模式。这
允许DS92LV1212A在“开环”运行应用程序
系统蒸发散。同样重要的是解串器的支持能力
热插入到正在运行的背板。在开环或
热插入的情况下，我们假定数据流基本上是
随机的。因此，由于锁定时间有所不同，由于数据
流的特性，我们不可能预知确切的锁
时间。在“随机”锁定时间的主要制约因素是
输入的数据和之间的初始相位关系
REFCLK当解串器上电。如上述
下段，包含在数据流中的数据
也可以影响锁定时间。
如果一个特定的模式是重复的，在解串器，可以输入
“误锁定” - 虚假识别数据模式作为
时钟位。我们指的是这样一种图案为重复
多过渡， RMT 。发生这种情况时，一个以上的
低到高的过渡发生在一个时钟周期中通过多个
周期。发生这种情况时的任何位，除了DIN 9中，被保持在一个
低状态和相邻位被高举，创建0-1
过渡。在最坏的情况下，该解串器能够成为
锁定到该数据模式，而不是时钟。电路
在DS92LV1212A内可以检测到的可能性
“假锁”的存在。该电路由detect-实现这一
荷兰国际集团用于计时位一个以上的潜在位置。上
检测，该电路将防止输出的锁
成为有效，直到潜在的“假锁”模式
变化。假锁定检测电路，预计该数据将
最终改变，使解串器失去锁
中的数据模式，然后继续搜索在时钟位
串行数据流。 RMT的图形表示
下页图所示。请注意， RMT只
适用于位DIN0 - DIN8 。
三州
该串行器进入三态时， DEN引脚驱动
低。这使得两个驱动器输出引脚（ DO +和DO- ）到
三态。当你开车DEN高，串行回报
到以前的状态，只要所有其他控制引脚保持
静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。
当你开车的任引脚为低电平时，解串器进入
三态。因此，接收器的输出引脚
（ ROUT0 - ROUT9 ）和RCLK将进入三态。该
LOCK输出仍然有效，反映了PLL的状态。
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DS92LV1212A
RMT模式
DS101387-23
DS101387-24
DIN0保持为低电平， DIN1高举创建一个RMT模式
DIN4持有低DIN5高举创建一个RMT模式
DS101387-25
DIN8持有低DIN9高举创建一个RMT模式
订单号
NSID
DS92LV1021TMSA
DS92LV1212AMSA
功能
串行器
解串器
包
MSA28
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