DS92LV1212A 16-40 MHz的10位总线LVDS随机锁定解串器，具有嵌入式时钟
恢复
2000年11月
DS92LV1212A
16-40 MHz的10位总线LVDS随机锁定解串器
具有嵌入式时钟恢复
概述
该DS92LV1212A是DS92LV1212的升级。它
维护所有的DS92LV1212的特性。该
DS92LV1212A被设计为与DS92LV1021使用
总线LVDS串行器。该DS92LV1212A接收总线
LVDS串行数据流，并把它转换为一个10位宽
并行数据总线和单独的时钟。减少电缆，
PCB走线数量和连接器尺寸节省了成本和品牌
PCB布线更加容易。时钟到数据和数据到数据偏斜现象
消除了由于一个输入端接收时钟的数据位
串行。在掉电引脚由reduc-以节省电力
荷兰国际集团的电源电流时，该设备在不使用。该
解串器将建立锁同步模式
在规定的锁定时间，但它也可以锁定到一个数据
流不同步模式。
特点
n
不同步模式，随机锁定时钟恢复
n
保证过渡的每一个数据传输周期
n
芯片组（ TX + Rx）的功耗
＆ LT ;
为300mW （典型值）
@
40MHz
n
单差分对消除多通道偏移
n
400 Mbps的串行LVDS总线带宽（ 40 MHz时钟）
n
10位并行接口进行1字节的数据加2的控制位
或UTOPIA接口我
n
同步模式和LOCK指示灯
n
流通引脚排列，便于PCB布局
n
在接收器输入阻抗高，当电源关闭
n
时钟可编程边沿触发
n
足迹与DS92LV1210兼容
n
小型28引脚SSOP封装， MSA
框图
DS101387-1
三州
是美国国家半导体公司的注册商标。
2000美国国家半导体公司
DS101387
www.national.com
DS92LV1212A
框图
（续）
应用
DS101387-2
功能说明
该DS92LV1212是一个10位的解串器芯片设计成
收到了重仓差背板的数据，在
时钟速度从16 MHz到40 MHz的。它也可以被用来
接收通过非屏蔽双绞线（ UTP ）电缆数据。
该芯片有三种操作活动状态：初始化，
数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述了积极的每个操作
和被动状态。
数据传输
初始化之后，将串行器将接受来自输入数据
DIN0 - DIN9 。串行器采用TCLK输入锁存器
输入的数据。该TCLK_R /女引脚选择哪条边的
串行用来选通输入数据。 TCLK_R / F高
选择上升沿的时钟数据和低选择
下降沿。如果其中的SYNC输入高5 * TCLK
周期，在DIN0 - DIN9数据时钟，不论忽略
边缘。
确定后时钟沿来使用，一开始和停止
位，内部追加，帧中的寄存器中的数据位。
起始位始终为高电平，停止位始终为低电平。
起始位和停止位功能的嵌入式时钟位
在串行数据流。
序列化的数据和时钟位（ 10 + 2位） 12接收
倍TCLK频率。例如，如果TCLK为40MHz ，
串行速率是40 ×12 = 480每秒兆比特。自
只有10位是从输入数据，串行“有效载荷”速率是
10倍TCLK频率。例如，如果TCLK = 40
兆赫，净荷数据率是40 ×10 = 400 Mbps的。 TCLK是
由数据源提供的，并且必须在范围16
MHz至40 MHz的象征。
在解串器的LOCK管脚驱动为低电平时，它是
在串行同步。解串器锁
嵌入式时钟，并使用它来恢复序列
数据。 ROUT数据是有效的，当LOCK低。否则，
ROUT0 - ROUT9是无效的。
该ROUT0 - ROUT9引脚使用RCLK引脚作为参考
到的数据。在RCLK边缘的极性是由控制
RCLK_R / F输入。看
图5中。
ROUT （ 0-9 ） ，锁和RCLK输出将推动最低
三CMOS输入门（ 15 pF负载），与40 MHz时钟。
初始化
之前的数据可以传输时，解串器必须
初始化。所述解串器应电时
PWRDN引脚保持为低电平。 V后
CC
稳定的PWRDN引脚
可以强制为高。解串器准备锁定到
输入的数据流。
第1步：当你申请V
CC
在解串器时，对应
略去保持输出三态和内部电路
通过在芯片上电电路禁用。当V
CC
到达
V
CC
OK （ 2.5V ） ，锁相环准备锁定输入数据或
同步模式。您必须应用本地时钟
该REFCLK引脚。
解串器LOCK输出将保持高位，而其锁相环
锁来输入数据或SYNC输入上的图案。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。解串器将被锁定
非重复的数据模式;然而，传输
SYNC模式的解串器能够使解串器
锁定到该串行信号在规定的时间内。看
图7 。
用户的应用决定了SYNC1的控制权，
SYNC2引脚。一个建议是直接反馈回路
从锁销。在任何情况下，串行器
这两个SYNC输入后返回停止发送SYNC模式
低。
当解串器检测到的边缘过渡的公交车
LVDS输入，它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，该
解串器输出代表输入的总线LVDS数据。
同步
当解串器PLL锁定到嵌入式时钟
边，解串器LOCK管脚断言低。如果Dese-
rializer失锁，锁销输出会高，
输出（包括RCLK ）将进入三态。
用户的系统监视锁销来检测丢失
同步。一旦检测到，则系统可以安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
多个同步方法是可能的。一
2
www.national.com
DS92LV1212A
同步
（续）
断电
当没有数据传输时，您可以使用掉电
状态。该串行器和解串使用掉电
状态，低功耗的睡眠模式，以降低功耗消耗
化。解串器进入掉电时，你开车
PWRDN和REN低。串行进入掉电
当你驾驶PWRDN低。在掉电时， PLL停止
和输出enterTRI状态时，它禁用负载电流
租，并降低电源电流为毫安范围内。对
退出掉电，必须推动PWRDN引脚为高电平。
前串行之间有效的数据交换
解串器，则必须重新初始化并重新同步DE-
虎钳给对方。串行初始化需要510
TCLK周期。解串器将初始化和确认LOCK
高，直到锁定到总线LVDS时钟发生。
建议是使用以提供一个反馈环
LOCK管脚自身来控制序列化的同步请求
（ SYNC1和SYNC2 ） 。提供了用于mul-双SYNC引脚
tiple控制在多点应用。发送同步巳
燕鸥重新同步是可取的，当锁定时间
一个特定的时间内是至关重要的。然而，在解串器
可以锁定到随机数据，这将在下面讨论
部分。
随机锁定初始化和
同步
初始化和重新同步的方法描述
在各自的部分是建立最快的方法
该串行器和解串器之间的联系。不过，
该DS92LV1212A而不能够达到锁定到数据流
要求串行发送特殊的同步模式。这
允许DS92LV1212A在“开环”运行应用程序
系统蒸发散。同样重要的是解串器的支持能力
热插入到正在运行的背板。在开环或
热插入的情况下，我们假定数据流基本上是
随机的。因此，由于锁定时间有所不同，由于数据
流的特性，我们不可能预知确切的锁
时间。在“随机”锁定时间的主要制约因素是
输入的数据和之间的初始相位关系
REFCLK当解串器上电。如上述
下段，包含在数据流中的数据
也可以影响锁定时间。
如果一个特定的模式是重复的，在解串器，可以输入
“误锁定” - 虚假识别数据模式作为
时钟位。我们指的是这样一种图案为重复
多过渡， RMT 。发生这种情况时，一个以上的
低到高的过渡发生在一个时钟周期中通过多个
周期。发生这种情况时的任何位，除了DIN 9中，被保持在一个
低状态和相邻位被高举，创建0-1
过渡。在最坏的情况下，该解串器能够成为
锁定到该数据模式，而不是时钟。电路
在DS92LV1212A内可以检测到的可能性
“假锁”的存在。该电路由detect-实现这一
荷兰国际集团用于计时位一个以上的潜在位置。上
检测，该电路将防止输出的锁
成为有效，直到潜在的“假锁”模式
变化。假锁定检测电路，预计该数据将
最终改变，使解串器失去锁
中的数据模式，然后继续搜索在时钟位
串行数据流。 RMT的图形表示
下页图所示。请注意， RMT只
适用于位DIN0 - DIN8 。
三州
该串行器进入三态时， DEN引脚驱动
低。这使得两个驱动器输出引脚（ DO +和DO- ）到
三态。当你开车DEN高，串行回报
到以前的状态，只要所有其他控制引脚保持
静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。
当你开车的任引脚为低电平时，解串器进入
三态。因此，接收器的输出引脚
（ ROUT0 - ROUT9 ）和RCLK将进入三态。该
LOCK输出仍然有效，反映了PLL的状态。
3
www.national.com
DS92LV1212A
RMT模式
DS101387-23
DS101387-24
DIN0保持为低电平， DIN1高举创建一个RMT模式
DIN4持有低DIN5高举创建一个RMT模式
DS101387-25
DIN8持有低DIN9高举创建一个RMT模式
订单号
NSID
DS92LV1021TMSA
DS92LV1212AMSA
功能
串行器
解串器
包
MSA28
MSA28
www.national.com
4
DS92LV1212A
绝对最大额定值
（注1 ）
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
CC
)
-0.3V至+ 4V
CMOS / TTL输入电压
-0.3V到（V
CC
+0.3V)
CMOS / TTL输出电压
-0.3V到（V
CC
+0.3V)
总线LVDS接收器输入
电压
-0.3V至+ 3.9V
结温
+150C
储存温度
-65 ° C至+ 150°C
焊接温度
（焊接， 4秒）
+260C
最大封装功耗容量
@
25°C套餐：
28L SSOP
1.27 W
套餐降额：
28L SSOP
ESD额定值（ HBM ）
10.3mW / C以上+ 25℃
＆ GT ;
2kV
推荐工作
条件
民
电源电压（V
CC
)
经营自由的空气
温度（T
A
)
接收器输入范围
电源噪声电压
(V
CC
)
3.0
40
0
喃
3.3
+25
最大
3.6
+85
2.4
单位
V
C
V
100毫伏
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
参数
条件
民
典型值
最大
单位
解串器LVCMOS / LVTTL DC规格（适用于针PWRDN ， RCLK_R /楼REN ， REFCLK =输入，适用于
销ROUT ， RCLK ， LOCK =输出）
V
IH
V
IL
V
CL
I
IN
V
OH
V
OL
I
OS
I
OZ
VTH
VtL作为
I
IN
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
高电平输出电压
低电平输出电压
输出短路电流
三态输出电流
差别阈限高
电压
差阈值低
电压
输入电流
V
IN
= +2.4V, V
CC
= 3.6V或0V
V
IN
= 0V, V
CC
= 3.6V或0V
解串器的电源电流（适用于针DVCC和AVCC ）
I
CCR
I
CCXR
解串器电源电流
最坏的情况下
解串器电源电流
断电
C
L
= 15 pF的
F = 40MHz的
F = 16 MHz的
58
30
0.36
75
45
1.0
mA
mA
mA
I
CL
= -18毫安
V
IN
= 0V或3.6V
I
OH
= -9毫安
I
OL
= 9毫安
VOUT = 0V
PWRDN或REN = 0.8V ，V
OUT
= 0V或VCC
VCM = + 1.1V
10
2.1
GND
15
10
2.0
GND
0.62
V
CC
0.8
1.5
+15
V
CC
0.5
85
+10
V
V
V
A
V
V
mA
A
±
2
2.93
0.33
38
±
0.4
解串器LVDS总线直流规格（适用于引脚RI +和RI- ）
+6
50
10
10
12
+50
mV
mV
+15
+10
A
A
±
1
±
0.05
图1
PWRDN = 0.8V ， REN = 0.8V
对于REFCLK解串器时序要求
在推荐，除非另有规定工作电源和温度范围内。
符号
t
RFCP
t
RFDC
f
REF
t
RFTT
参数
REFCLK期
REFCLK占空比
REFCLK频率
REFCLK过渡时间
0.95/t
RCP
条件
民
25
典型值
T
50
t
RCP
3
1.05/t
RCP
6
ns
最大
62.5
单位
ns
%
5
www.national.com
DS92LV1212 16-40 MHz的10位总线LVDS随机锁定解串器，具有嵌入式时钟
恢复
1999年4月
DS92LV1212
16-40 MHz的10位总线LVDS随机锁定解串器
具有嵌入式时钟恢复
概述
该DS92LV1212是DS92LV1210的升级。它
保留所有DS92LV1210的功能与用户管理员
锁定到输入数据流的ditional能力
未经SYNC模式的必要性。这使得
DS92LV1212的应用中非常有用的解串器
必须操作“开环” - 没有反馈路径
从解串器的序列化。该DS92LV1212是
设计成可与DS92LV1021总线LVDS Serial-使用
izer 。该DS92LV1212接收总线LVDS串行数据
流并将其转换成一个10位宽的并行数据总线
和独立的时钟。减少电缆， PCB走线数
和连接器的尺寸节省了成本，使PCB布局
更容易。时钟到数据和数据到数据的时滞被消除
因为一个输入端接收时钟的数据位串行方式。
在断电引脚用于通过降低以节省功率
供给电流时，该设备在不使用。该器和解串
izer将建立锁在同步模式
指定的锁定时间，但它也可以锁定到一个数据流与 -
出同步模式。
特点
n
不同步模式，随机锁定时钟恢复
n
保证过渡的每一个数据传输周期
n
芯片组（ TX + Rx）的功耗
＆ LT ;
为300mW （典型值）
@
40MHz
n
单差分对消除多通道偏移
n
400 Mbps的串行LVDS总线带宽（ 40 MHz时钟）
n
10位并行接口进行1字节的数据加2的控制位
或UTOPIA接口我
n
同步模式和LOCK指示灯
n
流通引脚排列，便于PCB布局
n
在接收器输入阻抗高，当电源关闭
n
时钟可编程边沿触发
n
足迹与DS92LV1210兼容
n
小型28引脚SSOP封装， MSA
框图
DS100982-1
三州
是美国国家半导体公司的注册商标。
1999美国国家半导体公司
DS100982
www.national.com
框图
（续）
应用
DS100982-2
功能说明
该DS92LV1212是一个10位的解串器芯片设计成
接受过在重负载的差分背板数据
时钟速度从16 MHz到40 MHz的。它也可以被用来
接收通过非屏蔽双绞线（ UTP ）电缆数据。
该芯片有三种操作活动状态：初始化，
数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述每个操作和被动
状态。
形成。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，
解串器输出代表输入的总线LVDS数据。
数据传输
序列化的数据和时钟位（ 10 + 2位） 12接收
倍TCLK频率。例如，如果TCLK为40MHz ，
串行速率是40 ×12 = 480每秒兆比特。自
只有10位是从输入数据，串行“有效载荷”速率是
10倍TCLK频率。例如，如果TCLK = 40
兆赫，净荷数据率是40 ×10 = 400 Mbps的。 TCLK是
由数据源提供的，并且必须在范围16
MHz至40 MHz的象征。
在解串器的LOCK管脚驱动为低电平时，它是
在串行同步。解串器锁
嵌入式时钟，并使用它来恢复序列
数据。 ROUT数据是有效的，当LOCK低。否则
ROUT0 - ROUT9是无效的。
RCLK引脚为参考的ROUT0 ， ROUT9数据
销。在RCLK边缘的极性是由控制
RCLK_R / F输入。
ROUT （ 0-9 ） ，锁和RCLK输出将推动最低
三CMOS输入门（ 15 pF负载），与40 MHz时钟。
初始化
之前的数据可以被传输的解串器，必须ini-
tialized 。所述解串器应电时
PWRDN引脚保持为低电平。 V后
CC
稳定PWRDN引脚
可以强制为高。解串器准备锁定到
输入的数据流。
步骤1：当V
CC
被施加到解串器时，对应
略去保持输出三态和内部电路
通过在芯片上电电路禁用。当V
CC
到达
V
CC
OK （ 2.5V ）的PLL准备锁定输入数据或
同步模式。本地时钟被施加到
REFCLK引脚。
解串器LOCK输出将保持高位，而其锁相环
被锁定到输入的数据，或到SYNC模式指示进行操作
放。
步骤2：解串器， PLL必须同步到Serial-
izer完成初始化。解串器将锁定
的非重复的数据模式，但在传输
SYNC模式的解串器能够使解串器
锁定到该串行信号在规定的时间内。
的串行SYNC1 / 2引脚控制，留给用户。一
之间的LOCK管脚的反馈回路是建议书
化。另一种选择是，一个串行或两个
SYNC输入断言TCLK至少1024次
启动的SYNC模式传输。该串行器将
继续到最小的1024之后发送的SYNC模式
如果其中的SYNC输入居高不下。
当解串器检测到的边缘过渡的公交车
LVDS输入它会尝试锁定到嵌入式时钟IN-
同步
解串器LOCK管脚驱动为低电平时表明， DE-
串行器PLL被锁定到嵌入式时钟边沿。如果
解串器失锁， LOCK输出会高，
输出（包括RCLK ）将三态。
所述锁销，必须由系统来检测被监测
失去同步。该系统可以安排脉搏
串行SYNC1或SYNC2引脚重新同步。有
多种方法成为可能。其中一个建议是，
使用锁销本身，以控制提供一个反馈环路
串行的同步请求（ SYNC1或SYNC2 ） 。一
需要最少1024的同步模式，以resynchro-
nize 。提供了用于多个控制在双SYNC引脚
多点应用。
www.national.com
2
随机锁定初始化和
同步
初始化和重新同步的方法描述
在各自的部分是建立最快的方法
该串行器和解串器之间的联系，但是，
该DS92LV1212而不重新能够达到锁定到数据流
quiring特殊的SYNC模式，以通过所述串行发送。
这允许在应用程序中使用的DS92LV1212
其中，解串器必须工作“开环”和支持
口热插入到正在运行的背板。因为
数据流是随机的时间为
DS92LV1212达到锁是可变的并且不能被预
预计值。在“随机”锁定时间的主要制约因素是
当解串器为动力的初始相位关系
了。将包含在数据流中的数据也可能会影响
锁定时间。典型的锁定时间为随机数据的均值为
570us和最大4.9ms的。
如果一个特定的模式是重复的解串器可以
误导成“假锁” - 承认错误的数据巳
燕鸥的时钟位。我们指的是这样一种图案作为重新
petitive多的过渡， RMT 。这是当存在多于
1从低到高的过渡在一个时钟周期。出现这种情况
当任意一个比特，除了DIN 9中，被保持在低状态并且这种吸附
体内或相邻位被高举创造一个0-1的过渡。在最坏的
情况下，解串器可以被锁定的数据巳
燕鸥而非时钟。在DS92LV1212内的电路
可以检测到“假锁”的可能性是存在的（通过detect-
荷兰国际集团有多于1用于计时电位位置
位），并防止锁定*输出成为AC-
略去直到潜在的“假锁”的格局变化。这是EX-
pected该数据最终将改变引起DE-
串行器失锁的数据模式，并继续
搜索该串行数据流中的时钟位。一
的RMT的少数情况下的图形表示示出
下文。请注意， RMT适用于位DIN0 - DIN8 。
断电
在掉电状态是低功耗的睡眠模式，可以
用于降低功率时，没有数据被传输
ferred 。掉电时输入PWRDN和任志强都
驱动为低电平的解串器。在掉电时，PLL是
停止，输出进入三态，禁用负荷
电流也减少电源电流毫安
范围内。要退出掉电， PWRDN驱动为高电平。
无论是串行器和解串必须重新初始化并重新
数据可以传输之前进行同步。初始化
该串行器采用1024 TCLK周期。解串器将
初始化和确认LOCK高，直到其锁定到该总线
LVDS时钟。
三州
为解串器，三态输入时任
引脚被拉低。这三州的接收器输出
销（ ROUT0 - ROUT9 ） ，锁和RCLK 。
3
www.national.com
RMT模式
DS100982-23
DS100982-24
DIN0保持为低电平， DIN1高举创建一个RMT模式
DIN4持有低DIN5高举创建一个RMT模式
DS100982-25
DIN8持有低DIN9高举创建一个RMT模式
订单号
NSID
DS92LV1021TMSA
DS92LV1212TMSA
功能
串行器
解串器
包
MSA28
MSA28
www.national.com
4
绝对最大额定值
（注1 ）
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
CC
)
-0.3V至+ 4V
CMOS / TTL输入电压
-0.3V到（V
CC
+0.3V)
CMOS / TTL输出电压
-0.3V到（V
CC
+0.3V)
总线LVDS接收器输入
电压
-0.3V至+ 3.9V
结温
+150C
储存温度
-65 ° C至+ 150°C
焊接温度
（焊接， 4秒）
+260C
最大封装功耗容量
@
25°C套餐：
28L SSOP
1.27 W
套餐降额：
28L SSOP
ESD额定值（ HBM ）
10.2毫瓦/ C以上+ 25℃
＆ GT ;
2.5kV
推荐工作
条件
民
电源电压（V
CC
)
经营自由的空气
温度（T
A
)
接收器输入范围
电源噪声电压
(V
CC
)
3.0
40
0
喃
3.3
+25
最大
3.6
+85
2.4
单位
V
C
V
100毫伏
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
参数
条件
民
典型值
最大
单位
解串器CMOS / TTL DC规格（适用于针PWRDN ， RCLK_R /楼REN ， REFCLK =输入;适用于销
ROUT ， RCLK ， LOCK =输出）
V
IH
V
IL
V
CL
I
IN
V
OH
V
OL
I
OS
I
OZ
VTH
VtL作为
I
IN
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
高电平输出电压
低电平输出电压
输出短路电流
三态输出电流
差别阈限高
电压
差阈值低
电压
输入电流
V
IN
= +2.4V, V
CC
= 3.6V或0V
V
IN
= 0V, V
CC
= 3.6V或0V
解串器的电源电流（适用于针DVCC和AVCC ）
I
CCR
I
CCXR
解串器电源电流
最坏的情况下
解串器电源电流
断电
C
L
= 15 pF的
F = 40MHz的
F = 16 MHz的
47
30
0.34
60
40
1.0
mA
mA
mA
I
CL
= -18毫安
V
IN
= 0V或3.6V
I
OH
= -9毫安
I
OL
= 9毫安
VOUT = 0V
PWRDN或REN = 0.8V ，V
OUT
= 0V或VCC
VCM = + 1.1V
10
2.1
GND
15
10
2.0
GND
0.62
V
CC
0.8
1.5
+10
V
CC
0.6
85
+10
V
V
V
A
V
V
mA
A
±
2
2.93
0.33
38
±
0.4
解串器LVDS总线直流规格（适用于引脚RI +和RI- ）
+6
100
10
10
12
+100
mV
mV
+10
+10
A
A
±
5
±
5
图1
PWRDN = 0.8V ， REN = 0.8V
对于REFCLK解串器时序要求
在推荐，除非另有规定工作电源和温度范围内。
符号
t
RFCP
t
RFDC
f
REF
t
RFTT
参数
REFCLK期
REFCLK占空比
REFCLK频率
REFCLK过渡时间
0.95/t
RCP
条件
民
25
典型值
T
50
t
RCP
3
1.05/t
RCP
6
ns
最大
62.5
单位
ns
%
5
www.national.com
DS92LV1021和DS92LV1210 16-40 MHz的10位总线LVDS串行器和解串
2002年12月
DS92LV1021和DS92LV1210
16-40 MHz的10位总线LVDS串行器和解串
概述
该DS92LV1021转换一个10位宽的并行CMOS /
TTL数据总线到一个单一的高速总线LVDS串行数据
物流与嵌入式时钟。该DS92LV1210接收
总线LVDS串行数据流，并将其转换成一个
10位宽的并行数据总线和分离的时钟。该
DS92LV1021可以发送超过重仓背景资料
飞机或10米的电缆。减少电缆， PCB走线
计数和连接器的尺寸节省了成本，使PCB设计
布局更容易。时钟到数据和数据到数据偏斜是消除
因为一个输出转换后会同时传输时钟和所有数据
比特串行。在掉电引脚用于节省功耗，通过
降低电源电流，当任一设备不使用。该
串行化器有一个同步模式应该是爱科特
在上电时该装置的氧基团。解串器将
建立锁内的1024个周期这个信号，并且将标志
锁定状态。嵌入式时钟确保在过渡
巴士每12位周期;消除传输错误
由于带电电缆的条件。该DS92LV1021输出
引脚可能TRI- STATE
以实现高阻抗
状态。该PLL锁定频率为16 MHz之间
40兆赫。
特点
n
n
n
n
n
n
n
n
n
n
保证过渡的每一个数据传输周期
单差分对消除多通道偏移
流通引脚排列，便于PCB布局
400 Mbps的串行LVDS总线带宽（ 40 MHz时钟）
10位并行接口进行1字节的数据加2的控制位
同步模式和LOCK指示灯
时钟可编程边沿触发
在接收器输入阻抗高，当电源关闭
总线LVDS串行输出额定负载27Ω
小型28引脚SSOP封装， MSA
方框图
10011001
三州
是美国国家半导体公司的注册商标。
2002美国国家半导体公司
DS100110
www.national.com
DS92LV1021和DS92LV1210
方框图
（续）
应用
10011002
功能说明
该DS92LV1021和DS92LV1210是一个10位串行器/
解串器芯片组设计，通过大量传输数据
在时钟速度从16到装背板差
40MHz的。它也可以被用来驱动数据通过无屏蔽
双绞线（ UTP ）电缆。
该芯片组有三种操作活动状态：完成初始化
化，数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述每个操作和被动
状态。
的同步引脚控制留给用户。反馈回路
之间的LOCK管脚是一项建议。另
选择是， 1的串行同步输入或两者都是
断言TCLK至少有1024个周期开始传输
任务的同步模式。该串行器将继续
1024最小如果任后发送SYNC模式
在SYNC输入居高不下。
当解串器检测到的边缘过渡的公交车
LVDS输入它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，
解串器输出代表输入的总线LVDS数据。
初始化
之前的数据可以传输两个设备进行初始
化的。初始化指的是串行同步
及解串器的PLL的本地时钟，可能是
相同或不同的。随后，解串器的同步
到串行器发生作为初始化的第二步骤。
步骤1：当V
CC
被施加到两个串行和/或Dese-
rializer ，所述各自的输出在三态保持
和
内部电路由片上电源接通电路禁用。
当V
CC
达到V
CC
行（ 2.5V）在各装置中的锁相环
开始锁定到本地时钟。对于串行，当地
时钟发送时钟， TCLK ，由源提供
ASIC或其他装置。对于解串器，本地时钟
由一个板上振荡器或其它来源和AP-提供
合股到REFCLK引脚。 V后
CC
行到达
器件的PLL将锁定。
串行输出三态，而PLL举行
锁的TCLK 。该串行器现在已准备好发送数据
或同步模式取决于SYNC1的水平和
SYNC2投入。 SYNC模式是由六个一
和六个零开关在所述输入时钟速率。
解串器LOCK输出将保持高位，而其锁相环
被锁定到本地顺时针的REFCLK输入，然后向
在输入SYNC图案。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。的发送
SYNC模式的解串器能够使解串器
锁定到该串行信号。
数据传输
初始化完成后，串行输入DIN0 - DIN9可能
用于将数据输入到串行器。数据移入
串行由TCLK输入。 TCLK的边缘用
频闪数据通过TCLK_R /女引脚可选。 TCLK_R /女
高选择上升沿的时钟数据和低选择
下降沿。如果任一的SYNC输入端是高电平
5 * TCLK周期在DIN 0 DIN9数据被忽略无关
的时钟边沿。
一个起始位，停止位，内部追加，帧数据
位在寄存器中。起始位始终为高电平而停止
位始终为低。起始和停止位函数作为
嵌入式时钟位串行流。
序列化的数据和时钟位（ 10 + 2比特）传送
从串行数据输出（DO）在TCLK的12倍
频率。例如，如果TCLK为40MHz ，串行速率是
40 ×12 = 480每秒兆比特。由于只有10位是
从输入数据，串行“有效载荷”率是10倍
TCLK频率。例如，如果TCLK = 40兆赫中，对有效
负载数据速率是40 ×10 = 400 Mbps的。 TCLK被提供的
该数据源，并且必须在范围为16兆赫到40兆赫
标称。
输出（ DO
±
）可以驱动一个负载很重的背板或
的点 - 点连接。输出传输数据时，
使能引脚（ DEN ）高， PWRDN =高SYNC1
和SYNC2低。的DEN销可用于三
状态时，输出驱动为低电平。
在解串器的LOCK管脚驱动为低电平时，它是
在串行同步。解串器锁
www.national.com
2
DS92LV1021和DS92LV1210
数据传输
（续）
嵌入式时钟，并使用它来恢复序列
数据。 ROUT数据是有效的，当LOCK低。否则
ROUT0 - ROUT9是无效的。
RCLK引脚为参考的ROUT0 ， ROUT9数据
销。在RCLK边缘的极性是由控制
RCLK_R / F输入。
ROUT （ 0-9 ） ，锁和RCLK输出将推动最低
三CMOS输入门（ 15 pF负载），与40 MHz时钟。
没有数据被传送。掉电输入
当PWRDN和任志强被拉低的解串器，
而PWRDN被拉低的串行时。在
断电， PLL被停止，输出进入
TRI -STATE ，禁用负载电流，并减少供应
到毫安的电流范围。要退出掉电， PWRDN是
驱动为高电平。
无论是串行器和解串必须重新初始化和
重新同步的数据可以被转移之前。初始化
该串行器采用1024 TCLK周期。解串器将
初始化和确认LOCK高，直到其锁定到该总线
LVDS时钟。
同步
解串器LOCK管脚驱动为低电平时表明，
解串器PLL被锁定到嵌入式时钟边沿。如果
解串器失锁， LOCK输出会高，
输出（包括RCLK ）将三态。
所述锁销，必须由系统来检测被监测
同步丢失，并且系统必须安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
有可能的多种方法。一个建议书
灰是使用LOCK销本身，以提供一个反馈环
控制串行的同步请求（ SYNC1或
SYNC2 ） 。否则，锁销需要监测和
当它是高时，系统需要确保一个或
无论是串行SYNC输入区位状态至少
1024个周期TCLK的。最低1024同步模式是
需要重新同步。提供了用于双SYNC引脚
多个控制在多点应用。
三州
对于串行器，三态输入时DEN引脚
被拉低。这将TRI -STATE两个驱动器输出引脚
（ DO +和DO- ） 。当DEN驱动为高电平串行会
只要返回到以前的状态，因为所有的其它控制销
保持静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。
为解串器，三态输入时任
引脚被拉低。这三州的接收器输出
销（ ROUT0 - ROUT9 ） ，锁和RCLK 。
订单号
NSID
DS92LV1021TMSA
DS92LV1210TMSA
功能
串行器
解串器
包
MSA28
MSA28
断电
在掉电状态是低功耗的睡眠模式，该
串行器和解串器可以使用时降低功耗
3
www.national.com
DS92LV1021和DS92LV1210
绝对最大额定值
（注1 ）
@
25°C套餐：
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
CC
)
CMOS / TTL输入电压
CMOS / TTL输出
电压
总线LVDS接收器输入
电压
总线LVDS驱动器输出
电压
总线LVDS输出短路
电路持续时间
结温
储存温度
焊接温度
（焊接， 4秒）
+260C
最大封装功耗容量
-0.3V至+ 4V
-0.3V到（V
CC
+0.3V)
-0.3V到（V
CC
+0.3V)
-0.3V至+ 3.9V
-0.3V至+ 3.9V
28L SSOP
套餐降额：
28L SSOP
ESD额定值（ HBM ）
1.27 W
10.2毫瓦/ C以上
+25C
＆ GT ;
5kV
推荐工作
条件
民
电源电压（V
CC
)
3.0
40
0
经营自由的空气
温度（T
A
)
接收器输入范围
电源噪声电压
(V
CC
)
喃
3.3
+25
最大
3.6
+85
2.4
单位
V
C
V
连续
+150C
-65 ° C至+ 150°C
100毫伏
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
V
IH
V
IL
V
CL
I
IN
参数
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
I
CL
= -18毫安
V
IN
= 0V或3.6V
10
条件
民
2.0
GND
典型值
最大
V
CC
0.8
1.5
单位
V
V
V
A
串行器CMOS / TTL DC规格（适用于DIN0-9 ， TCLK ， PWRDN ， TCLK_R /楼SYNC1 ， SYNC2 ， DEN ）
±
2
+10
解串器CMOS / TTL DC规格（适用于针PWRDN ， RCLK_R /楼REN ， REFCLK =输入，适用于
销ROUT ， RCLK ， LOCK =输出）
V
IH
V
IL
V
CL
I
IN
V
OH
V
OL
I
OS
I
OZ
V
OD
V
OD
V
OS
V
OS
I
OS
I
OZ
I
OX
VTH
VtL作为
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
高电平输出电压
低电平输出电压
输出短路电流
三态输出电流
输出电压差
（DO +） - （ DO- ）
输出电压差
不平衡
失调电压
偏移电压不平衡
输出短路电流
三态输出电流
关闭电源输出电流
差的阈值电压高
差别阈限低电压
D0 = 0V ， DIN =高， PWRDN和DEN =
2.4V
PWRDN或DEN = 0.8V ， DO = 0V或VCC
VCC = 0V ， DO = 0V或VCC
VCM = + 1.1V
100
10
20
10
0.78
1.1
I
CL
= -18毫安
V
IN
= 0V或3.6V
I
OH
= -9毫安
I
OL
= 9毫安
VOUT = 0V
PWRDN或REN = 0.8V ，V
OUT
= 0V或VCC
RL = 27Ω
10
2.1
GND
15
10
2.0
GND
0.62
V
CC
0.8
1.5
+10
V
CC
0.6
85
+10
V
V
V
A
V
V
mA
A
±
1
2.93
0.33
38
±
0.4
串行器LVDS总线直流规格（适用于引脚DO +和DO- ）
200
270
35
1.3
35
15
+10
+20
+100
mV
mV
V
mV
mA
A
A
mV
mV
±
1
±
1
+19
7
解串器LVDS总线直流规格（适用于引脚RI +和RI- ）
www.national.com
4
DS92LV1021和DS92LV1210
电气特性
符号
I
IN
输入电流
参数
（续）
在推荐，除非另有规定工作电源和温度范围内。
条件
V
IN
= +2.4V, V
CC
= 3.6V或0V
V
IN
= 0V, V
CC
= 3.6V或0V
民
10
15
F = 40MHz的
F = 16 MHz的
典型值
最大
+10
+15
55
45
10
75
55
5.0
单位
A
A
mA
mA
mA
mA
mA
mA
±
1
±
1
32
25
4
串行器的电源电流（适用于针DVCC和AVCC ）
I
CCD
I
CCXD
I
CCR
I
CCXR
串行电源电流
最坏的情况下
RL = 27Ω
图1
串行电源电流掉电PWRDN = 0.8V
解串器电源电流
最坏的情况下
解串器电源电流
断电
C
L
= 15 pF的
图2
F = 40MHz的
F = 16 MHz的
解串器的电源电流（适用于针DVCC和AVCC ）
44
31
1.5
PWRDN = 0.8V ， REN = 0.8V
为TCLK串行时序要求
在推荐，除非另有规定工作电源和温度范围内。
符号
t
TCP
t
TCIH
t
TCIL
t
CLKT
t
JIT
参数
传输时钟周期
传输时钟高电平时间
发送时钟低电平时间
TCLK输入转换
时间
TCLK输入抖动
条件
民
25
0.4T
0.4T
典型值
T
0.5T
0.5T
3
150
最大
62.5
0.6T
0.6T
6
单位
ns
ns
ns
ns
ps
串行开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
t
LLHT
t
LHLT
t
DIS
t
DIH
t
HZD
t
LZD
t
ZHD
t
零排放
t
SPW
t
PLD
t
SD
t
位
参数
总线LVDS低到高
转换时间
总线LVDS高到低
转换时间
DIN （ 0-9 ）安装程序TCLK
DIN （ 0-9 ）从持有
TCLK
DO
±
高
TRI- STATE延迟
DO
±
低
TRI- STATE延迟
DO
±
TRI- STATE到
高延迟
DO
±
TRI- STATE到
低延迟
同步脉冲宽度
串行器PLL锁定时间
串行延迟
LVDS总线位宽
图8
R
L
= 27
图9
R
L
= 27
R
L
= 27,
C
L
= 10pF的到GND
1024*t
TCP
2048*t
TCP
t
TCP
t
TCP
+ 2.5
t
CLK
/ 12
条件
R
L
= 27
科幻gure 3
C
L
= 10pF的到GND
图6
R
L
= 27,
C
L
= 10pF的到GND
图7
（注4 ）
R
L
= 27,
C
L
= 10pF的到GND
1.0
6.5
民
典型值
0.2
0.25
0
4.5
3.5
2.9
2.5
2.7
10
10
10
10
1029*t
TCP
2049*t
TCP
t
TCP
+ 5
最大
1
1
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
5
www.national.com
DS92LV1212A
DS92LV1212A 16-40 MHz的10位总线LVDS随机锁定解串器
嵌入式时钟恢复
文献编号： SNLS071D
DS92LV1212A 16-40 MHz的10位总线LVDS随机锁定解串器，具有嵌入式时钟
恢复
2000年11月
DS92LV1212A
16-40 MHz的10位总线LVDS随机锁定解串器
具有嵌入式时钟恢复
概述
该DS92LV1212A是DS92LV1212的升级。它
维护所有的DS92LV1212的特性。该
DS92LV1212A被设计为与DS92LV1021使用
总线LVDS串行器。该DS92LV1212A接收总线
LVDS串行数据流，并把它转换为一个10位宽
并行数据总线和单独的时钟。减少电缆，
PCB走线数量和连接器尺寸节省了成本和品牌
PCB布线更加容易。时钟到数据和数据到数据偏斜现象
消除了由于一个输入端接收时钟的数据位
串行。在掉电引脚由reduc-以节省电力
荷兰国际集团的电源电流时，该设备在不使用。该
解串器将建立锁同步模式
在规定的锁定时间，但它也可以锁定到一个数据
流不同步模式。
特点
n
不同步模式，随机锁定时钟恢复
n
保证过渡的每一个数据传输周期
n
芯片组（ TX + Rx）的功耗
＆ LT ;
为300mW （典型值）
@
40MHz
n
单差分对消除多通道偏移
n
400 Mbps的串行LVDS总线带宽（ 40 MHz时钟）
n
10位并行接口进行1字节的数据加2的控制位
或UTOPIA接口我
n
同步模式和LOCK指示灯
n
流通引脚排列，便于PCB布局
n
在接收器输入阻抗高，当电源关闭
n
时钟可编程边沿触发
n
足迹与DS92LV1210兼容
n
小型28引脚SSOP封装， MSA
框图
DS101387-1
三州
是美国国家半导体公司的注册商标。
2000美国国家半导体公司
DS101387
www.national.com
DS92LV1212A
框图
（续）
应用
DS101387-2
功能说明
该DS92LV1212是一个10位的解串器芯片设计成
收到了重仓差背板的数据，在
时钟速度从16 MHz到40 MHz的。它也可以被用来
接收通过非屏蔽双绞线（ UTP ）电缆数据。
该芯片有三种操作活动状态：初始化，
数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述了积极的每个操作
和被动状态。
数据传输
初始化之后，将串行器将接受来自输入数据
DIN0 - DIN9 。串行器采用TCLK输入锁存器
输入的数据。该TCLK_R /女引脚选择哪条边的
串行用来选通输入数据。 TCLK_R / F高
选择上升沿的时钟数据和低选择
下降沿。如果其中的SYNC输入高5 * TCLK
周期，在DIN0 - DIN9数据时钟，不论忽略
边缘。
确定后时钟沿来使用，一开始和停止
位，内部追加，帧中的寄存器中的数据位。
起始位始终为高电平，停止位始终为低电平。
起始位和停止位功能的嵌入式时钟位
在串行数据流。
序列化的数据和时钟位（ 10 + 2位） 12接收
倍TCLK频率。例如，如果TCLK为40MHz ，
串行速率是40 ×12 = 480每秒兆比特。自
只有10位是从输入数据，串行“有效载荷”速率是
10倍TCLK频率。例如，如果TCLK = 40
兆赫，净荷数据率是40 ×10 = 400 Mbps的。 TCLK是
由数据源提供的，并且必须在范围16
MHz至40 MHz的象征。
在解串器的LOCK管脚驱动为低电平时，它是
在串行同步。解串器锁
嵌入式时钟，并使用它来恢复序列
数据。 ROUT数据是有效的，当LOCK低。否则，
ROUT0 - ROUT9是无效的。
该ROUT0 - ROUT9引脚使用RCLK引脚作为参考
到的数据。在RCLK边缘的极性是由控制
RCLK_R / F输入。看
图5中。
ROUT （ 0-9 ） ，锁和RCLK输出将推动最低
三CMOS输入门（ 15 pF负载），与40 MHz时钟。
初始化
之前的数据可以传输时，解串器必须
初始化。所述解串器应电时
PWRDN引脚保持为低电平。 V后
CC
稳定的PWRDN引脚
可以强制为高。解串器准备锁定到
输入的数据流。
第1步：当你申请V
CC
在解串器时，对应
略去保持输出三态和内部电路
通过在芯片上电电路禁用。当V
CC
到达
V
CC
OK （ 2.5V ） ，锁相环准备锁定输入数据或
同步模式。您必须应用本地时钟
该REFCLK引脚。
解串器LOCK输出将保持高位，而其锁相环
锁来输入数据或SYNC输入上的图案。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。解串器将被锁定
非重复的数据模式;然而，传输
SYNC模式的解串器能够使解串器
锁定到该串行信号在规定的时间内。看
图7 。
用户的应用决定了SYNC1的控制权，
SYNC2引脚。一个建议是直接反馈回路
从锁销。在任何情况下，串行器
这两个SYNC输入后返回停止发送SYNC模式
低。
当解串器检测到的边缘过渡的公交车
LVDS输入，它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，该
解串器输出代表输入的总线LVDS数据。
同步
当解串器PLL锁定到嵌入式时钟
边，解串器LOCK管脚断言低。如果Dese-
rializer失锁，锁销输出会高，
输出（包括RCLK ）将进入三态。
用户的系统监视锁销来检测丢失
同步。一旦检测到，则系统可以安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
多个同步方法是可能的。一
2
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DS92LV1212A
同步
（续）
断电
当没有数据传输时，您可以使用掉电
状态。该串行器和解串使用掉电
状态，低功耗的睡眠模式，以降低功耗消耗
化。解串器进入掉电时，你开车
PWRDN和REN低。串行进入掉电
当你驾驶PWRDN低。在掉电时， PLL停止
和输出enterTRI状态时，它禁用负载电流
租，并降低电源电流为毫安范围内。对
退出掉电，必须推动PWRDN引脚为高电平。
前串行之间有效的数据交换
解串器，则必须重新初始化并重新同步DE-
虎钳给对方。串行初始化需要510
TCLK周期。解串器将初始化和确认LOCK
高，直到锁定到总线LVDS时钟发生。
建议是使用以提供一个反馈环
LOCK管脚自身来控制序列化的同步请求
（ SYNC1和SYNC2 ） 。提供了用于mul-双SYNC引脚
tiple控制在多点应用。发送同步巳
燕鸥重新同步是可取的，当锁定时间
一个特定的时间内是至关重要的。然而，在解串器
可以锁定到随机数据，这将在下面讨论
部分。
随机锁定初始化和
同步
初始化和重新同步的方法描述
在各自的部分是建立最快的方法
该串行器和解串器之间的联系。不过，
该DS92LV1212A而不能够达到锁定到数据流
要求串行发送特殊的同步模式。这
允许DS92LV1212A在“开环”运行应用程序
系统蒸发散。同样重要的是解串器的支持能力
热插入到正在运行的背板。在开环或
热插入的情况下，我们假定数据流基本上是
随机的。因此，由于锁定时间有所不同，由于数据
流的特性，我们不可能预知确切的锁
时间。在“随机”锁定时间的主要制约因素是
输入的数据和之间的初始相位关系
REFCLK当解串器上电。如上述
下段，包含在数据流中的数据
也可以影响锁定时间。
如果一个特定的模式是重复的，在解串器，可以输入
“误锁定” - 虚假识别数据模式作为
时钟位。我们指的是这样一种图案为重复
多过渡， RMT 。发生这种情况时，一个以上的
低到高的过渡发生在一个时钟周期中通过多个
周期。发生这种情况时的任何位，除了DIN 9中，被保持在一个
低状态和相邻位被高举，创建0-1
过渡。在最坏的情况下，该解串器能够成为
锁定到该数据模式，而不是时钟。电路
在DS92LV1212A内可以检测到的可能性
“假锁”的存在。该电路由detect-实现这一
荷兰国际集团用于计时位一个以上的潜在位置。上
检测，该电路将防止输出的锁
成为有效，直到潜在的“假锁”模式
变化。假锁定检测电路，预计该数据将
最终改变，使解串器失去锁
中的数据模式，然后继续搜索在时钟位
串行数据流。 RMT的图形表示
下页图所示。请注意， RMT只
适用于位DIN0 - DIN8 。
三州
该串行器进入三态时， DEN引脚驱动
低。这使得两个驱动器输出引脚（ DO +和DO- ）到
三态。当你开车DEN高，串行回报
到以前的状态，只要所有其他控制引脚保持
静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。
当你开车的任引脚为低电平时，解串器进入
三态。因此，接收器的输出引脚
（ ROUT0 - ROUT9 ）和RCLK将进入三态。该
LOCK输出仍然有效，反映了PLL的状态。
3
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DS92LV1212A
RMT模式
DS101387-23
DS101387-24
DIN0保持为低电平， DIN1高举创建一个RMT模式
DIN4持有低DIN5高举创建一个RMT模式
DS101387-25
DIN8持有低DIN9高举创建一个RMT模式
订单号
NSID
DS92LV1021TMSA
DS92LV1212AMSA
功能
串行器
解串器
包
MSA28
MSA28
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4
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