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DS90UR916Q 5 - 65 MHz的24位彩色FPD -Link的II解串器与图像增强

2012年2月22日

DS90UR916Q

5 - 65 MHz的24位彩色FPD -Link的II解串器与图像

增强

概述

该DS90UR916Q FPD -Link的II解串器与

DS90UR905Q FPD -Link的II串行器提供24位数字

视频数据通过单个差分对。该DS90UR916Q

提供的功能而设计，以提高在图像质量

显示。 FPD -Link的II的高速串行总线方案

极大地简化了系统设计，消除偏差的问题

时钟和数据之间，降低了连接器的数量

销，减少了互连尺寸，重量和成本，并

整体简化PCB布局。此外，内部直流平衡

解码用于支持AC耦合互连。

该DS90UR916Q德（解串器）恢复数据

（RGB）信号和控制信号，并提取从SE-时钟

里亚尔流。在德锁将输入的串行数据流

在不使用的训练序列或特殊SYNC的巳

燕鸥，并且不需要参考时钟。一个链接状态

（锁定）输出信号被提供。该DS90UR916Q是理想情况

盟友适用于24位色的应用。白平衡查询

表和自适应的Hi- FRC抖动为用户提供一个成本

有效的手段来提高显示图像的质量。

串行传输进行了优化与用户选择的接收器

均等化。 EMI是通过使用低电压的最小化的昼夜温差

髓鞘信号，输出转换控制，并且辅可以是

配置为产生扩频时钟和数据上

它的并行输出。

该DS90UR916Qis在60引脚的LLP封装。这是

在汽车AEC -Q100 2级温度规定

TURE范围为-40 ° C至+ 105°C 。

特点

■

5 - 65 MHz的PCLK支持（ 140 Mbps的 - 1.82 Gbps）的

■

RGB888 + VS ， HS ， DE支持

■

图像增强 - 白平衡LUT和适应性

■

HI- FRC抖动

AC耦合STP连接电缆长达10米

@高速链路BIST模式和报告引脚

I2C兼容的串行控制总线

掉电模式下的功耗降至最低

1.8V或3.3V LVCMOS兼容的I / O接口

汽车级产品： AEC - Q100 2级合格

>8千伏HBM和ISO 10605 ESD额定值

快速随机数据锁定;没有参考时钟

可调输入接收器均衡

LOCK （实时连接状态）报告脚

EMI最小化输出并行总线（ SSCG ）

输出斜率控制（ OS ）

操作向后兼容模式与旧

发电设备

应用

■

汽车显示了导航

■

汽车显示为娱乐

应用图

30115627

三州

是美国国家半导体公司的注册商标。

2012德州仪器

301156 SNOSB46D

www.ti.com

DS90UR916Q

方框图

30115629

订购信息

NSID

DS90UR916QSQ

DS90UR916QSQX

DS90UR916QSQE

包装说明

60引脚的LLP ， 9.0× 9.0 ×0.8毫米，节距为0.5mm

QUANTITY

1000

2000

250

规格

NOPB

包ID

SQA60B

注：汽车级（Q ），产品采用增强的制造过程和支持过程的汽车市场，

包括缺陷检测方法。可靠性鉴定符合要求和温度等级

在AEC Q100标准定义的。汽车级产品都以字母Q.欲了解更多信息，请访问

http://www.national.com/automotive 。

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DS90UR916Q

DS90UR916Q引脚图

30115620

解串器 - DS90UR916Q - 顶视图

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DS90UR916Q

DS90UR916Q解串器引脚说明

引脚名称

R[7:0]

针＃

33, 34, 35,

36, 37, 39,

40, 41

20, 21, 22,

23, 25, 26,

27, 28

9, 10, 11,

12, 14, 17,

18, 19

I / O类型

描述

LVCMOS并行接口

我，背带， RED并行接口数据输出引脚（ MSB = 7 ， LSB = 0 ）

O， LVCMOS在掉电（ PDB = 0）时，输出由OSS_SEL控制（见

表5）。

这些

引脚上电时输入（参见表带输入）。

我，表带，绿色并行接口数据输出引脚（ MSB = 7 ， LSB = 0 ）

O， LVCMOS在掉电（ PDB = 0）时，输出由OSS_SEL控制（见

表5）。

这些

引脚上电时输入（参见表带输入）。

我，表带，蓝色并行接口数据输出引脚（ MSB = 7 ， LSB = 0 ）

O， LVCMOS在掉电（ PDB = 0）时，输出由OSS_SEL控制（见

表5）。

这些

引脚上电时输入（参见表带输入）。

O， LVCMOS水平同步输出

在掉电（PDB = 0）时，输出由OSS_SEL引脚控制（见

表5）。

视频

控制信号的脉冲宽度必须为3个PCLK或更长的时间才能被发送时，控制

信号滤波器使能器（CONFIG [1：0 ] = 01）。有对最小转换没有限制

当控制信号滤波器禁止脉冲（CONFIG [1：0 ] = 00）。该信号被限制在

2跃迁每130个PCLK 。

O， LVCMOS垂直同步输出

在掉电（PDB = 0）时，输出由OSS_SEL引脚控制（见

表5）。

视频

控制信号被限制在每130个PCLK 1过渡。因此，最小的脉冲宽度为130

个PCLK 。

O，数据LVCMOS输出启用

在掉电（PDB = 0）时，输出由OSS_SEL引脚控制（见

表5）。

视频

控制信号的脉冲宽度必须为3个PCLK或更长的时间才能被发送时，控制

信号滤波器使能器（CONFIG [1：0 ] = 01）。有对最小转换没有限制

当控制信号滤波器禁止脉冲（CONFIG [1：0 ] = 00）。该信号被限制在

2跃迁每130个PCLK 。

O， LVCMOS像素时钟输出

在掉电（PDB = 0）时，输出由OSS_SEL引脚控制（见

表5）。

频闪

边通过RFB功能设置。

O， LVCMOS LOCK状态输出

LOCK = 1时， PLL被锁定，输出有效LOCK = 0时， PLL被锁定， RGB [7：0 ] ，HS

VS， DE和PCLK的输出状态由OSS_SEL控制（见

表5）。

也可以使用

为连接状态或标志，当视频数据有效时（ ON / OFF）。

O， LVCMOS输出PASS （ BIST模式）

PASS = 1 ，无差错传输

PASS = 0时，在所接收的有效载荷中检测到一个或多个错误

路线测试点进行监测，或者未使用的平仓离场。

G[7:0]

B[7:0]

PCLK

LOCK

通

控制和配置 - 表带销

对于高状态，用一个10 kΩ的上拉至V

DDIO

;为低状态时， IO包括内部上拉下来。表带引脚读经

电和设置设备配置。引脚数列一起在方括号中的共享RGB输出名称。

配置[1 ：0]的

10 [B6],

9 [B7]

背带

操作模式 - 引脚或寄存器控制

我， LVCMOS这些引脚确定DS90UR916的操作模式和接口设备。

W /下拉CONFIG [ 1 ： 0 ] = 00 ：接口来DS90UR905 ，控制信号滤波器无效

CONFIG [ 1 ： 0 ] = 01 ：接口来DS90UR905 ，控制信号使能滤波器

CONFIG [1：0 ] = 10 ：接口至DS90UR241

CONFIG [1： 0] = 11：接口至DS90C241

背带

SSCG低频模式 - 引脚或寄存器控制

我， LVCMOS只有SSCG功能，否则LF_MODE条件被DO NOT CARE要求

W /下拉（ X）。

LF_MODE = 1， SSCG在低频模式（PCLK = 5-20兆赫）

LF_MODE = 0， SSCG在高频模式（PCLK = 20-65兆赫）

LF_MODE

12 [B4]

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DS90UR916Q

引脚名称

OS_PCLK

针＃

11 [B5]

I / O类型

描述

背带

PCLK输出斜率选择 - 引脚或寄存器控制

我， LVCMOS OS_PCLK = 1 ，增加PCLK摆

瓦特/下拉OS_PCLK = 0，正常（默认）

背带

数据输出斜率选择 - 引脚或寄存器控制

我， LVCMOS OS_DATA = 1 ，增加了数据转换

瓦特/下拉OS_DATA = 0，正常（默认）

背带

保持低输出时， LOCK = 1 - 引脚或寄存器控制

我， LVCMOS注意：我们不建议使用具有任何其它的表带选项

W /下拉表带功能

OP_LOW = 1 ：所有的输出都保持在上电时低，直到释放编程

OP_LOW发布/设置寄存器高位

注：在该装置上电时，输出处于三态。

SEE

图20

和

图21 。

OP_LOW = 0 ：所有输出正常切换，一旦LOCK变高（默认值）。

背带

输出睡眠状态选择 - 引脚或寄存器控制

我， LVCMOS注： OSS_SEL表带不能被使用，如果OP_LOW = 1

瓦特/下拉OSS_SEL用于与PDB中结合使用，以确定该输出时的状态

无效。（见

表5）。

背带

像素时钟输出选通脉冲边沿选择 - 引脚或寄存器控制

我， LVCMOS RFB = 1，并行接口数据和控制信号被选通时钟上升沿。

瓦特/下拉RFB = 0，并行接口的数据和控制信号被选通时钟下降沿。

背带

接收器输入均衡 - 引脚或寄存器控制

我， LVCMOS （见

表2）。

瓦特/下拉

背带

振荡器选择 - 引脚或寄存器控制

我， LVCMOS （见

表6

和

表7）。

瓦特/下拉

背带

扩频时钟发生器（ SSCG ）范围选择 - 引脚或寄存器控制

我， LVCMOS （见

表3

和

表4）。

瓦特/下拉

背带

位映射向后兼容性/ DS90UR241选项 - 引脚或寄存器控制

我， LVCMOS标准设置为B'00 。见（表

8).

瓦特/下拉

我， LVCMOS掉电模式输入

W /下拉PDB = 1 ，德使能（正常运转）。

请参考应用信息部分“户户通电要求和PDB针” 。

PDB = 0 ，德是在掉电。

当德是在掉电状态下， LVCMOS输出状态由下式确定

表

控制寄存器

复位。

I，模拟

我， LVCMOS

I / O ，

LVCMOS

漏极开路

串行控制总线的设备ID地址选择 - 可选

接地电阻和10 kΩ的上拉至1.8V的电源轨。（见

表9）

串行控制总线时钟输入 - 可选

SCL需要一个外部上拉电阻到V

DDIO

串行控制总线数据输入/输出 - 可选

SDA需要一个外部上拉电阻到V

DDIO

OS_DATA

14 [B3]

OP_LOW

42 PASS

OSS_SEL

17 [B2]

RFB

18 [B1]

EQ [ 3：0]

20 [G7],

21 [G6],

22 [G5],

23 [G4]

26 [G2],

27 [G1],

28 [G0]

34 [R6],

35 [R5],

36 [R4],

37 R[3]

40 [R1],

41 [R0]

OSC_SEL [2 ：0]的

SSC的[3：0 ]

MAP_SEL [1 ：0]的

控制和配置

PDB

ID [ X]

SCL

SDA

BISTEn

我， LVCMOS BIST使能输入 - 可选

瓦特/下拉BISTEN = 1， BIST使能

BISTEN = 0 ， BIST被禁用

我， LVCMOS

- 配合低

瓦特/下拉

水库