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DS90UR241 / DS90UR124 5-43兆赫直流平衡24位LVDS串行器和解串
2008年1月8日
DS90UR241/DS90UR124
5-43兆赫直流平衡24位LVDS串行器和
解串器
概述
该DS90UR241 / 124芯片组转换为24位并行总线
成完全透明的数据/控制与LVDS串行数据流
嵌入式时钟信息。这种单一的串行数据流SIM-
plifies传送24位总线在PCB走线和电缆用
消除了并行数据之间的偏移问题
时钟路径。它通过缩小数据路径可节省系统成本的
反过来减少PCB层数，宽度电缆和连接器尺寸
和引脚。
该DS90UR241 / 124采用了LVDS信号的
高速I / O 。 LVDS提供了低功耗和低噪音
环境进行可靠的数据传输，通过串行传输
任务路径。通过优化的串行输出边沿速率
工作频率范围的电磁干扰进一步降低。
此外，该器件具有预加重以提高信号
在使用有损电缆更长的距离。内部DC的天平
高级编码/解码用于支持交流耦合
互连。采用美国国家半导体专有的
随机锁定，串行器的并行数据被随机分配到
所述解串器，而不REFCLK的需要。
■
用户可选择的时钟边沿上的两个并行数据
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
特点
■
5兆赫， 43兆赫的嵌入式时钟和直流平衡24 ：1的
和1:24的数据传输
■
用户定义的预加重通过外部驱动能力强
电阻上的LVDS输出，并能够驱动多达10个
米屏蔽双绞线电缆
发射器和接收器
支持AC耦合数据传输
两个发射器单独断电控制和
接收器
嵌入式时钟CDR （时钟数据恢复）上
接收器和参考时钟源不要求
所有代码RDL （随机数据锁） ，支持在线 -
可插拔的应用
LOCK输出标志，以确保在接收端数据的完整性
平衡牛逼
格局
/T
HOLD
在RCLK和RDATA之间
接收方
可调式PTO （逐行导通） LVCMOS输出
在接收器来降低EMI和SSO的影响
@Speed BIST验证LVDS传输路径
所有的LVCMOS输入和控制引脚具有内部
下拉
片上的过滤器对发射器和接收器的PLL
48引脚TQFP封装的发射器和64引脚TQFP
包接收器
纯CMOS 0.35微米工艺
电源电压范围3.3V ± 10 ％
温度范围：-40 ° C至+ 105°C
大于8 kV的HBM ESD结构
符合ISO 10605 ESD和AEC- Q100合规
向后兼容模式， DS90C241 / DS90C124
框图
20194501
三州
是美国国家半导体公司的注册商标。
2008美国国家半导体公司
201945
www.national.com
DS90UR241/DS90UR124
绝对最大额定值
（注）
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
DD
)
-0.3V至+ 4V
LVCMOS输入电压
-0.3V到（V
DD
+0.3V)
LVCMOS输出电压
-0.3V到（V
DD
+0.3V)
LVDS接收器输入电压
-0.3V至+ 3.9V
LVDS驱动器输出电压
-0.3V至+ 3.9V
LVDS输出短路持续时间
10毫秒
结温
+150°C
储存温度
-65 ° C至+ 150°C
焊接温度
（焊接， 4秒）
+260°C
最大封装功耗容量
包德的评价：
1/θ
JA
° C / W以上+ 25°C
DS90UR241 - 48L TQFP
θ
JA
θ
JC
45.8 （ 4L *）; 75.4 （ 2L * ） C / W
21.0°C/W
DS90UR124 - 64L TQFP
θ
JA
θ
JC
ESD额定值（ HBM ）
ESD额定值（ ISO10605 ）
R
D
= 2 kΩ的，C
S
= 330 pF的
DS90UR241符合ISO 10605
± 10千伏
± 30千伏
± 10千伏
± 30千伏
●联系
放电（D
OUT +
, D
OUT-
)
空气
放电（D
OUT +
, D
OUT-
)
R
D
= 2 kΩ的，C
S
= 330 pF的
空气
放电（R
IN +
, R
IN-
)
●联系
放电（R
IN +
, R
IN-
)
42.8 （ 4L * ） ; 67.2 （ 2L * ） ° C / W
14.6°C/W
* JEDEC
≥
± 8千伏
DS90UR124符合ISO 10605
推荐工作
条件
电源电压（V
DD
)
经营自由的空气
温度（T
A
)
时钟速率
电源噪声
民
3.0
40
5
喃
3.3
+25
最大
3.6
+105
43
±100
单位
V
°C
兆赫
mV
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
V
IH
V
IL
V
CL
参数
高电平输入电压
低电平输入电压
输入钳位电压
I
CL
= -18毫安
条件
引脚/频率。
民
典型值
最大
V
DD
0.8
单位
V
V
LVCMOS DC规格
TX ：
D
IN
[ 0:23 ] ， TCLK ，
2.0
TPWDNB ，书房， TRFB ， GND
RAOFF ， VODSEL ，
RES0.
接收：
RPWDNB ， RRFB ，
0.8
任， PTOSEL ，
BISTEN ， BISTM ，
SLEW ， RES0 。
TX ：
D
IN
[ 0:23 ] ， TCLK ，
TPWDNB ，书房， TRFB ，
RAOFF ， RES0 。
10
接收：
RRFB ，任，
PTOSEL ， BISTEN ，
BISTM ，转换， RES0 。
接收：
RPWDNB
V
OH
V
OL
I
OS
I
OZ
高电平输出电压
低电平输出电压
输出短路电流
三州
输出电流
I
OH
= -2毫安，转换= L
I
OH
= -4毫安，转换= H
I
OL
= 2毫安，转换= L
I
OL
= 4毫安，转换= H
V
OUT
= 0V
RPWDNB ， REN = 0V ，
V
OUT
= 0V或V
DD
接收：
R
OUT
[ 0:23 ] ， RCLK ，
LOCK ， PASS 。
接收：
R
OUT
[ 0:23 ] ， RCLK ，
LOCK ， PASS 。
20
2.3
1.5
V
I
IN
输入电流
V
IN
= 0V或3.6V
±2
+10
A
±5
3.0
+20
V
DD
0.5
110
+30
A
V
V
mA
A
GND 0.33
40
30
70
±0.4
www.national.com
2
DS90UR241/DS90UR124
符号
V
TH
V
TL
I
IN
V
OD
ΔV
OD
V
OS
ΔV
OS
I
OS
I
OZ
参数
差别阈限高
电压
差阈值低
电压
输入电流
输出电压差
(D
OUT +
)–(D
OUT-
)
输出电压差
不平衡
失调电压
偏移电压不平衡
输出短路电流
三态输出电流
V
CM
= +1.8V
条件
引脚/频率。
接收：
R
IN +
, R
IN-
民
典型值
最大
单位
LVDS DC规格
+50
50
V
IN
= +2.4V, V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
R
L
= 100,
W / O型预
突破重点
（图10 ）
R
L
= 100,
W / O型预加重
R
L
= 100,
W / O型预加重
R
L
= 100,
W / O型预加重
D
OUT
= 0V ，D-
IN
= H,
TPWDNB = 2.4V
TPWDNB = 0V
D
OUT
= 0V或V
DD
TPWDNB = 2.4V ， DEN = 0V
D
OUT
= 0V或V
DD
TPWDNB = 2.4V ， DEN = 2.4V ，
D
OUT
= 0V或V
DD
无锁（ NO TCLK ）
I
DDT
串行器
总电源电流
（包括负载电流）
R
L
= 100,
PRE = OFF ，
RAOFF = H， VODSEL = L
R
L
= 100,
PRE = 12 kΩ的，
RAOFF = H， VODSEL = L
R
L
= 100,
PRE = OFF ，
RAOFF = H， VODSEL = H
I
DDTZ
I
DDR
串行器
电源电流掉电
解串器
总电源电流
（包括负载电流）
TPWDNB = 0V
（所有其他LVCMOS输入= 0V ）
C
L
= 4 pF的，
SLEW = H
F = 43 MHz时，
棋盘
图案LVCMOS
产量
（图2）
F = 43 MHz时，
随机模式
LVCMOS输出
F = 43 MHz时，
棋盘
图案
（图1）
VODSEL = L
TX ：
D
OUT +
, D
OUT-
VODSEL = H
VODSEL = L
VODSEL = H
VODSEL = L
VODSEL = H
VODSEL = L
VODSEL = H
VODSEL = L
VODSEL = H
380
500
±100
±100
500
900
1
1.00 1.25
3
2.0 5.0
4.5 7.9
15
15
±1
±1
±250
±250
630
1100
50
1.50
50
8.0
14.0
+15
+15
mV
mV
A
A
mV
mV
V
mV
mA
A
A
15
±1
+15
A
SER / DES的电源电流（ DVDD * ， PVDD *和* AVDD引脚）
*数字， PLL以及模拟VDDS
60
65
F = 43 MHz时，
随机模式
66
85
90
90
45
mA
mA
mA
A
85
105
mA
C
L
= 4 pF的，
SLEW = H
I
DDRZ
解串器
电源电流掉电
RPWDNB = 0V
（所有其他LVCMOS输入= 0V ，
R
IN +
/R
IN-
= 0V)
80
100
mA
50
A
3
www.national.com
DS90UR241/DS90UR124
串行输入时序的要求TCLK
在推荐，除非另有规定工作电源和温度范围内。
符号
t
TCP
t
TCIH
t
TCIL
t
CLKT
t
JIT
参数
传输时钟周期
传输时钟高电平时间
发送时钟低电平时间
TCLK输入转换时间
TCLK输入抖动
（注8 ）
（图4）
（注9 ）
条件
（图5）
民
23.25
0.3T
0.3T
典型值
T
0.5T
0.5T
2.5
±100
最大
200
0.7T
0.7T
单位
ns
ns
ns
ns
ps
串行开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
t
LLHT
t
LHLT
t
DIS
t
DIH
t
HZD
t
LZD
t
ZHD
t
零排放
t
PLD
t
SD
参数
条件
民
典型值
245
264
4
4
10
10
75
75
R
L
= 100
R
L
= 100,
PRE = OFF ，
RAOFF = L时， TRFB = H，
（图8）
R
L
= 100,
PRE = OFF ，
RAOFF = L时， TRFB = L时，
（图8）
TxOUT_E_O
TxOUT_Eye_Opening 。
TxOUT_E_O中心（太比特/ ） 2
5兆赫， 43兆赫，
R
L
= 100,
C
L
= 10 pF到GND ，
随机模式
（注9，10， 13） ，
（图9 ）
3.5T+2
15
15
150
150
10
3.5T+10
最大
550
550
单位
ps
ps
ns
ns
ns
ns
ns
ns
ms
ns
LVDS低到高的转变时间R
L
= 100,
VODSEL = L时，
LVDS高向低转换时间C
L
= 10 pF到GND ，
（图3）
D
IN
（ 0:23 ）安装程序TCLK
D
IN
（ 0:23 ）从TCLK举行
D
OUT
± HIGH到TRI- STATE延迟
D
OUT
±低到TRI- STATE延迟
D
OUT
± TRI -STATE到高延迟
D
OUT
± TRI -STATE以低延迟
串行器PLL锁定时间
串行延迟
R
L
= 100,
C
L
= 10 pF到GND ，
（注8 ）
（图5）
R
L
= 100,
C
L
= 10 pF到GND ，
（注5 ）
（图6）
3.5T+2
3.5T+10
ns
0.76
0.84
UI
解串器的开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
t
RCP
t
RDC
t
CLH
t
CHL
t
CLH
t
CHL
t
罗斯
t
ROH
参数
接收器
OUT
时钟周期
RCLK占空比
LVCMOS
低到高
转换时间
LVCMOS
HIGH到LOW
转换时间
LVCMOS
低到高
转换时间
LVCMOS
HIGH到LOW
转换时间
R
OUT
(0:7)
格局
DATA TO
RCLK （第1组）
条件
t
RCP
= t
TCP
,
PTOSEL = H
PTOSEL = H，
SLEW = L
C
L
= 4 pF的
（等效负荷） ，
SLEW = H
（注8）
C
L
= 4 pF的
（等效负荷） ，
SLEW = L
（注8）
R
OUT
[0:23],
RCLK ， LOCK
引脚/频率。
RCLK
（图15）
民
23.25
45
典型值
T
50
1.5
1.5
R
OUT
[0:23],
RCLK ， LOCK
2.0
2.0
R
OUT
[0:7]
(0.35)*
t
RCP
(0.35)*
t
RCP
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
最大
200
55
2.5
2.5
3.5
3.5
单位
ns
%
ns
ns
ns
ns
ns
ns
PTOSEL = L时，
SLEW = H ，
R
OUT
(0:7)
HOLD
数据RCLK
（图16）
（第1组）
www.national.com
4
DS90UR241/DS90UR124
符号
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
HZR
t
LZR
t
ZHR
t
ZLR
t
DD
t
DSR
RxIN_TOL -L
参数
R
OUT
(8:15)
格局
DATA TO
RCLK （第2组）
R
OUT
(8:15)
HOLD
DATA TO
RCLK （第2组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
R
OUT
(0:7)
格局
DATA TO
RCLK （第1组）
条件
PTOSEL = L时，
SLEW = H ，
（图16）
引脚/频率。
R
OUT
[8:15],
LOCK
民
(0.35)*
t
RCP
(0.35)*
t
RCP
典型值
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -2 UI
(0.5*t
RCP
） +2 UI
(0.5*t
RCP
） -1 UI
(0.5*t
RCP
） +1 UI
(0.5*t
RCP
） +1 UI
(0.5*t
RCP
） -1 UI
3
3
3
3
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
R
OUT
[16:23]
(0.35)*
t
RCP
(0.35)*
t
RCP
PTOSEL = H，
SLEW = H ，
R
OUT
(0:7)
HOLD
数据RCLK
（图15）
（第1组）
R
OUT
(8:15)
格局
DATA TO
RCLK （第2组）
R
OUT
(8:15)
HOLD
DATA TO
RCLK （第2组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
高
三态延迟
低
三态延迟
TRI- STATE到
高
延迟
TRI- STATE到
低
延迟
解串器的延迟
解串器PLL锁定时间
从断电
接收器输入公差
左
PTOSEL = H，
（图12）
（注6,8）
（注7，8， 10），其
（图17）
（注7，8， 10），其
（图17）
PTOSEL = H，
（图14）
R
OUT
[0:7]
(0.35)*
t
RCP
(0.35)*
t
RCP
R
OUT
[8:15],
LOCK
(0.35)*
t
RCP
(0.35)*
t
RCP
R
OUT
[16:23]
(0.35)*
t
RCP
(0.35)*
t
RCP
R
OUT
[0:23],
RCLK ， LOCK
10
10
10
10
[5+(5/56)]T
+8
128k*T
128k*T
0.25
0.25
ns
ns
ns
ns
ns
ms
ms
UI
UI
RCLK
5兆赫
43兆赫
5兆赫， 43兆赫
5兆赫， 43兆赫
[5+(5/56)]T+3.7
RxIN_TOL -R
接收器输入公差
右
注1 ：
“绝对最大额定值”，表示以后可能会损坏设备的限制，包括不可操作性的设备可靠性和退化
和/或性能。该设备和/或无退化的绝对最大额定值或其他条件以外的那些指示的功能操作
推荐工作条件是不是暗示。推荐工作条件表示条件该设备是功能和
设备不应该超出这样的条件下操作。
注2 ：
根据上市推荐工作条件电气特性表列出了保证的性能规格除非另有修改
或由电气特性条件和/或Notes规定。典型规格仅估计，并不能保证。
注3 ：
典型值在V最可能的参数规范
DD
= 3.3V ，TA = 25摄氏度，并在推荐工作条件的时间
产品特性并不能保证。
注4 ：
电流进入器件引脚被定义为正。电流输出器件管脚的定义为负。电压参考地，除了视频点播，
ΔVOD ，
VTH和VTL这是差分电压。
注5 ：
当串行输出三态，解串器将失去PLL锁定。同步数据传输之前必须发生。
注6 ：
t
DSR
是时候退出省电模式，以获得所需的锁被解串器的时间。
注7 ：
RxIN_TOL是衡量多少相位噪声（抖动）的解串器可在输入数据流中容忍发生比特错误之前。它是一个
在理想的位位置基准测量，请参阅美国国家半导体的AN- 1217的详细信息。
注8 ：
规范由特性保证，而不是在生产测试。
注9 ：
t
JIT
（ 10E -9 @BER ）指定在TCLK允许的抖动。吨
JIT
不包括在TxOUT_E_O参数。
注10 ：
用户界面 - 单位间隔，相当于一个理想的序列化的数据位宽度。在UI缩放与频率。
注11 ：
图1，图2中， 8 ，12，14
显示一个下降沿数据选通（ TCLK的IN / OUT的RCLK ） 。
注12 ：
图5，图15，图16
显示一个上升沿数据选通（ TCLK的IN / OUT的RCLK ） 。
注13 ：
TxOUT_E_O由预加重值的影响。
5
www.national.com
DS90UR241 / DS90UR124 5-43兆赫直流平衡24位LVDS串行器和解串
2008年1月8日
DS90UR241/DS90UR124
5-43兆赫直流平衡24位LVDS串行器和
解串器
概述
该DS90UR241 / 124芯片组转换为24位并行总线
成完全透明的数据/控制与LVDS串行数据流
嵌入式时钟信息。这种单一的串行数据流SIM-
plifies传送24位总线在PCB走线和电缆用
消除了并行数据之间的偏移问题
时钟路径。它通过缩小数据路径可节省系统成本的
反过来减少PCB层数，宽度电缆和连接器尺寸
和引脚。
该DS90UR241 / 124采用了LVDS信号的
高速I / O 。 LVDS提供了低功耗和低噪音
环境进行可靠的数据传输，通过串行传输
任务路径。通过优化的串行输出边沿速率
工作频率范围的电磁干扰进一步降低。
此外，该器件具有预加重以提高信号
在使用有损电缆更长的距离。内部DC的天平
高级编码/解码用于支持交流耦合
互连。采用美国国家半导体专有的
随机锁定，串行器的并行数据被随机分配到
所述解串器，而不REFCLK的需要。
■
用户可选择的时钟边沿上的两个并行数据
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
特点
■
5兆赫， 43兆赫的嵌入式时钟和直流平衡24 ：1的
和1:24的数据传输
■
用户定义的预加重通过外部驱动能力强
电阻上的LVDS输出，并能够驱动多达10个
米屏蔽双绞线电缆
发射器和接收器
支持AC耦合数据传输
两个发射器单独断电控制和
接收器
嵌入式时钟CDR （时钟数据恢复）上
接收器和参考时钟源不要求
所有代码RDL （随机数据锁） ，支持在线 -
可插拔的应用
LOCK输出标志，以确保在接收端数据的完整性
平衡牛逼
格局
/T
HOLD
在RCLK和RDATA之间
接收方
可调式PTO （逐行导通） LVCMOS输出
在接收器来降低EMI和SSO的影响
@Speed BIST验证LVDS传输路径
所有的LVCMOS输入和控制引脚具有内部
下拉
片上的过滤器对发射器和接收器的PLL
48引脚TQFP封装的发射器和64引脚TQFP
包接收器
纯CMOS 0.35微米工艺
电源电压范围3.3V ± 10 ％
温度范围：-40 ° C至+ 105°C
大于8 kV的HBM ESD结构
符合ISO 10605 ESD和AEC- Q100合规
向后兼容模式， DS90C241 / DS90C124
框图
20194501
三州
是美国国家半导体公司的注册商标。
2008美国国家半导体公司
201945
www.national.com
DS90UR241/DS90UR124
绝对最大额定值
（注）
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
DD
)
-0.3V至+ 4V
LVCMOS输入电压
-0.3V到（V
DD
+0.3V)
LVCMOS输出电压
-0.3V到（V
DD
+0.3V)
LVDS接收器输入电压
-0.3V至+ 3.9V
LVDS驱动器输出电压
-0.3V至+ 3.9V
LVDS输出短路持续时间
10毫秒
结温
+150°C
储存温度
-65 ° C至+ 150°C
焊接温度
（焊接， 4秒）
+260°C
最大封装功耗容量
包德的评价：
1/θ
JA
° C / W以上+ 25°C
DS90UR241 - 48L TQFP
θ
JA
θ
JC
45.8 （ 4L *）; 75.4 （ 2L * ） C / W
21.0°C/W
DS90UR124 - 64L TQFP
θ
JA
θ
JC
ESD额定值（ HBM ）
ESD额定值（ ISO10605 ）
R
D
= 2 kΩ的，C
S
= 330 pF的
DS90UR241符合ISO 10605
± 10千伏
± 30千伏
± 10千伏
± 30千伏
●联系
放电（D
OUT +
, D
OUT-
)
空气
放电（D
OUT +
, D
OUT-
)
R
D
= 2 kΩ的，C
S
= 330 pF的
空气
放电（R
IN +
, R
IN-
)
●联系
放电（R
IN +
, R
IN-
)
42.8 （ 4L * ） ; 67.2 （ 2L * ） ° C / W
14.6°C/W
* JEDEC
≥
± 8千伏
DS90UR124符合ISO 10605
推荐工作
条件
电源电压（V
DD
)
经营自由的空气
温度（T
A
)
时钟速率
电源噪声
民
3.0
40
5
喃
3.3
+25
最大
3.6
+105
43
±100
单位
V
°C
兆赫
mV
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
V
IH
V
IL
V
CL
参数
高电平输入电压
低电平输入电压
输入钳位电压
I
CL
= -18毫安
条件
引脚/频率。
民
典型值
最大
V
DD
0.8
单位
V
V
LVCMOS DC规格
TX ：
D
IN
[ 0:23 ] ， TCLK ，
2.0
TPWDNB ，书房， TRFB ， GND
RAOFF ， VODSEL ，
RES0.
接收：
RPWDNB ， RRFB ，
0.8
任， PTOSEL ，
BISTEN ， BISTM ，
SLEW ， RES0 。
TX ：
D
IN
[ 0:23 ] ， TCLK ，
TPWDNB ，书房， TRFB ，
RAOFF ， RES0 。
10
接收：
RRFB ，任，
PTOSEL ， BISTEN ，
BISTM ，转换， RES0 。
接收：
RPWDNB
V
OH
V
OL
I
OS
I
OZ
高电平输出电压
低电平输出电压
输出短路电流
三州
输出电流
I
OH
= -2毫安，转换= L
I
OH
= -4毫安，转换= H
I
OL
= 2毫安，转换= L
I
OL
= 4毫安，转换= H
V
OUT
= 0V
RPWDNB ， REN = 0V ，
V
OUT
= 0V或V
DD
接收：
R
OUT
[ 0:23 ] ， RCLK ，
LOCK ， PASS 。
接收：
R
OUT
[ 0:23 ] ， RCLK ，
LOCK ， PASS 。
20
2.3
1.5
V
I
IN
输入电流
V
IN
= 0V或3.6V
±2
+10
A
±5
3.0
+20
V
DD
0.5
110
+30
A
V
V
mA
A
GND 0.33
40
30
70
±0.4
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2
DS90UR241/DS90UR124
符号
V
TH
V
TL
I
IN
V
OD
ΔV
OD
V
OS
ΔV
OS
I
OS
I
OZ
参数
差别阈限高
电压
差阈值低
电压
输入电流
输出电压差
(D
OUT +
)–(D
OUT-
)
输出电压差
不平衡
失调电压
偏移电压不平衡
输出短路电流
三态输出电流
V
CM
= +1.8V
条件
引脚/频率。
接收：
R
IN +
, R
IN-
民
典型值
最大
单位
LVDS DC规格
+50
50
V
IN
= +2.4V, V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
R
L
= 100,
W / O型预
突破重点
（图10 ）
R
L
= 100,
W / O型预加重
R
L
= 100,
W / O型预加重
R
L
= 100,
W / O型预加重
D
OUT
= 0V ，D-
IN
= H,
TPWDNB = 2.4V
TPWDNB = 0V
D
OUT
= 0V或V
DD
TPWDNB = 2.4V ， DEN = 0V
D
OUT
= 0V或V
DD
TPWDNB = 2.4V ， DEN = 2.4V ，
D
OUT
= 0V或V
DD
无锁（ NO TCLK ）
I
DDT
串行器
总电源电流
（包括负载电流）
R
L
= 100,
PRE = OFF ，
RAOFF = H， VODSEL = L
R
L
= 100,
PRE = 12 kΩ的，
RAOFF = H， VODSEL = L
R
L
= 100,
PRE = OFF ，
RAOFF = H， VODSEL = H
I
DDTZ
I
DDR
串行器
电源电流掉电
解串器
总电源电流
（包括负载电流）
TPWDNB = 0V
（所有其他LVCMOS输入= 0V ）
C
L
= 4 pF的，
SLEW = H
F = 43 MHz时，
棋盘
图案LVCMOS
产量
（图2）
F = 43 MHz时，
随机模式
LVCMOS输出
F = 43 MHz时，
棋盘
图案
（图1）
VODSEL = L
TX ：
D
OUT +
, D
OUT-
VODSEL = H
VODSEL = L
VODSEL = H
VODSEL = L
VODSEL = H
VODSEL = L
VODSEL = H
VODSEL = L
VODSEL = H
380
500
±100
±100
500
900
1
1.00 1.25
3
2.0 5.0
4.5 7.9
15
15
±1
±1
±250
±250
630
1100
50
1.50
50
8.0
14.0
+15
+15
mV
mV
A
A
mV
mV
V
mV
mA
A
A
15
±1
+15
A
SER / DES的电源电流（ DVDD * ， PVDD *和* AVDD引脚）
*数字， PLL以及模拟VDDS
60
65
F = 43 MHz时，
随机模式
66
85
90
90
45
mA
mA
mA
A
85
105
mA
C
L
= 4 pF的，
SLEW = H
I
DDRZ
解串器
电源电流掉电
RPWDNB = 0V
（所有其他LVCMOS输入= 0V ，
R
IN +
/R
IN-
= 0V)
80
100
mA
50
A
3
www.national.com
DS90UR241/DS90UR124
串行输入时序的要求TCLK
在推荐，除非另有规定工作电源和温度范围内。
符号
t
TCP
t
TCIH
t
TCIL
t
CLKT
t
JIT
参数
传输时钟周期
传输时钟高电平时间
发送时钟低电平时间
TCLK输入转换时间
TCLK输入抖动
（注8 ）
（图4）
（注9 ）
条件
（图5）
民
23.25
0.3T
0.3T
典型值
T
0.5T
0.5T
2.5
±100
最大
200
0.7T
0.7T
单位
ns
ns
ns
ns
ps
串行开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
t
LLHT
t
LHLT
t
DIS
t
DIH
t
HZD
t
LZD
t
ZHD
t
零排放
t
PLD
t
SD
参数
条件
民
典型值
245
264
4
4
10
10
75
75
R
L
= 100
R
L
= 100,
PRE = OFF ，
RAOFF = L时， TRFB = H，
（图8）
R
L
= 100,
PRE = OFF ，
RAOFF = L时， TRFB = L时，
（图8）
TxOUT_E_O
TxOUT_Eye_Opening 。
TxOUT_E_O中心（太比特/ ） 2
5兆赫， 43兆赫，
R
L
= 100,
C
L
= 10 pF到GND ，
随机模式
（注9，10， 13） ，
（图9 ）
3.5T+2
15
15
150
150
10
3.5T+10
最大
550
550
单位
ps
ps
ns
ns
ns
ns
ns
ns
ms
ns
LVDS低到高的转变时间R
L
= 100,
VODSEL = L时，
LVDS高向低转换时间C
L
= 10 pF到GND ，
（图3）
D
IN
（ 0:23 ）安装程序TCLK
D
IN
（ 0:23 ）从TCLK举行
D
OUT
± HIGH到TRI- STATE延迟
D
OUT
±低到TRI- STATE延迟
D
OUT
± TRI -STATE到高延迟
D
OUT
± TRI -STATE以低延迟
串行器PLL锁定时间
串行延迟
R
L
= 100,
C
L
= 10 pF到GND ，
（注8 ）
（图5）
R
L
= 100,
C
L
= 10 pF到GND ，
（注5 ）
（图6）
3.5T+2
3.5T+10
ns
0.76
0.84
UI
解串器的开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
t
RCP
t
RDC
t
CLH
t
CHL
t
CLH
t
CHL
t
罗斯
t
ROH
参数
接收器
OUT
时钟周期
RCLK占空比
LVCMOS
低到高
转换时间
LVCMOS
HIGH到LOW
转换时间
LVCMOS
低到高
转换时间
LVCMOS
HIGH到LOW
转换时间
R
OUT
(0:7)
格局
DATA TO
RCLK （第1组）
条件
t
RCP
= t
TCP
,
PTOSEL = H
PTOSEL = H，
SLEW = L
C
L
= 4 pF的
（等效负荷） ，
SLEW = H
（注8）
C
L
= 4 pF的
（等效负荷） ，
SLEW = L
（注8）
R
OUT
[0:23],
RCLK ， LOCK
引脚/频率。
RCLK
（图15）
民
23.25
45
典型值
T
50
1.5
1.5
R
OUT
[0:23],
RCLK ， LOCK
2.0
2.0
R
OUT
[0:7]
(0.35)*
t
RCP
(0.35)*
t
RCP
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
最大
200
55
2.5
2.5
3.5
3.5
单位
ns
%
ns
ns
ns
ns
ns
ns
PTOSEL = L时，
SLEW = H ，
R
OUT
(0:7)
HOLD
数据RCLK
（图16）
（第1组）
www.national.com
4
DS90UR241/DS90UR124
符号
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
HZR
t
LZR
t
ZHR
t
ZLR
t
DD
t
DSR
RxIN_TOL -L
参数
R
OUT
(8:15)
格局
DATA TO
RCLK （第2组）
R
OUT
(8:15)
HOLD
DATA TO
RCLK （第2组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
R
OUT
(0:7)
格局
DATA TO
RCLK （第1组）
条件
PTOSEL = L时，
SLEW = H ，
（图16）
引脚/频率。
R
OUT
[8:15],
LOCK
民
(0.35)*
t
RCP
(0.35)*
t
RCP
典型值
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -2 UI
(0.5*t
RCP
） +2 UI
(0.5*t
RCP
） -1 UI
(0.5*t
RCP
） +1 UI
(0.5*t
RCP
） +1 UI
(0.5*t
RCP
） -1 UI
3
3
3
3
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
R
OUT
[16:23]
(0.35)*
t
RCP
(0.35)*
t
RCP
PTOSEL = H，
SLEW = H ，
R
OUT
(0:7)
HOLD
数据RCLK
（图15）
（第1组）
R
OUT
(8:15)
格局
DATA TO
RCLK （第2组）
R
OUT
(8:15)
HOLD
DATA TO
RCLK （第2组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
高
三态延迟
低
三态延迟
TRI- STATE到
高
延迟
TRI- STATE到
低
延迟
解串器的延迟
解串器PLL锁定时间
从断电
接收器输入公差
左
PTOSEL = H，
（图12）
（注6,8）
（注7，8， 10），其
（图17）
（注7，8， 10），其
（图17）
PTOSEL = H，
（图14）
R
OUT
[0:7]
(0.35)*
t
RCP
(0.35)*
t
RCP
R
OUT
[8:15],
LOCK
(0.35)*
t
RCP
(0.35)*
t
RCP
R
OUT
[16:23]
(0.35)*
t
RCP
(0.35)*
t
RCP
R
OUT
[0:23],
RCLK ， LOCK
10
10
10
10
[5+(5/56)]T
+8
128k*T
128k*T
0.25
0.25
ns
ns
ns
ns
ns
ms
ms
UI
UI
RCLK
5兆赫
43兆赫
5兆赫， 43兆赫
5兆赫， 43兆赫
[5+(5/56)]T+3.7
RxIN_TOL -R
接收器输入公差
右
注1 ：
“绝对最大额定值”，表示以后可能会损坏设备的限制，包括不可操作性的设备可靠性和退化
和/或性能。该设备和/或无退化的绝对最大额定值或其他条件以外的那些指示的功能操作
推荐工作条件是不是暗示。推荐工作条件表示条件该设备是功能和
设备不应该超出这样的条件下操作。
注2 ：
根据上市推荐工作条件电气特性表列出了保证的性能规格除非另有修改
或由电气特性条件和/或Notes规定。典型规格仅估计，并不能保证。
注3 ：
典型值在V最可能的参数规范
DD
= 3.3V ，TA = 25摄氏度，并在推荐工作条件的时间
产品特性并不能保证。
注4 ：
电流进入器件引脚被定义为正。电流输出器件管脚的定义为负。电压参考地，除了视频点播，
ΔVOD ，
VTH和VTL这是差分电压。
注5 ：
当串行输出三态，解串器将失去PLL锁定。同步数据传输之前必须发生。
注6 ：
t
DSR
是时候退出省电模式，以获得所需的锁被解串器的时间。
注7 ：
RxIN_TOL是衡量多少相位噪声（抖动）的解串器可在输入数据流中容忍发生比特错误之前。它是一个
在理想的位位置基准测量，请参阅美国国家半导体的AN- 1217的详细信息。
注8 ：
规范由特性保证，而不是在生产测试。
注9 ：
t
JIT
（ 10E -9 @BER ）指定在TCLK允许的抖动。吨
JIT
不包括在TxOUT_E_O参数。
注10 ：
用户界面 - 单位间隔，相当于一个理想的序列化的数据位宽度。在UI缩放与频率。
注11 ：
图1，图2中， 8 ，12，14
显示一个下降沿数据选通（ TCLK的IN / OUT的RCLK ） 。
注12 ：
图5，图15，图16
显示一个上升沿数据选通（ TCLK的IN / OUT的RCLK ） 。
注13 ：
TxOUT_E_O由预加重值的影响。
5
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DS90UR241 / DS90UR124 5-43兆赫直流平衡24位LVDS串行器和解串
2008年1月8日
DS90UR241/DS90UR124
5-43兆赫直流平衡24位LVDS串行器和
解串器
概述
该DS90UR241 / 124芯片组转换为24位并行总线
成完全透明的数据/控制与LVDS串行数据流
嵌入式时钟信息。这种单一的串行数据流SIM-
plifies传送24位总线在PCB走线和电缆用
消除了并行数据之间的偏移问题
时钟路径。它通过缩小数据路径可节省系统成本的
反过来减少PCB层数，宽度电缆和连接器尺寸
和引脚。
该DS90UR241 / 124采用了LVDS信号的
高速I / O 。 LVDS提供了低功耗和低噪音
环境进行可靠的数据传输，通过串行传输
任务路径。通过优化的串行输出边沿速率
工作频率范围的电磁干扰进一步降低。
此外，该器件具有预加重以提高信号
在使用有损电缆更长的距离。内部DC的天平
高级编码/解码用于支持交流耦合
互连。采用美国国家半导体专有的
随机锁定，串行器的并行数据被随机分配到
所述解串器，而不REFCLK的需要。
■
用户可选择的时钟边沿上的两个并行数据
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
特点
■
5兆赫， 43兆赫的嵌入式时钟和直流平衡24 ：1的
和1:24的数据传输
■
用户定义的预加重通过外部驱动能力强
电阻上的LVDS输出，并能够驱动多达10个
米屏蔽双绞线电缆
发射器和接收器
支持AC耦合数据传输
两个发射器单独断电控制和
接收器
嵌入式时钟CDR （时钟数据恢复）上
接收器和参考时钟源不要求
所有代码RDL （随机数据锁） ，支持在线 -
可插拔的应用
LOCK输出标志，以确保在接收端数据的完整性
平衡牛逼
格局
/T
HOLD
在RCLK和RDATA之间
接收方
可调式PTO （逐行导通） LVCMOS输出
在接收器来降低EMI和SSO的影响
@Speed BIST验证LVDS传输路径
所有的LVCMOS输入和控制引脚具有内部
下拉
片上的过滤器对发射器和接收器的PLL
48引脚TQFP封装的发射器和64引脚TQFP
包接收器
纯CMOS 0.35微米工艺
电源电压范围3.3V ± 10 ％
温度范围：-40 ° C至+ 105°C
大于8 kV的HBM ESD结构
符合ISO 10605 ESD和AEC- Q100合规
向后兼容模式， DS90C241 / DS90C124
框图
20194501
三州
是美国国家半导体公司的注册商标。
2008美国国家半导体公司
201945
www.national.com
DS90UR241/DS90UR124
绝对最大额定值
（注）
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
DD
)
-0.3V至+ 4V
LVCMOS输入电压
-0.3V到（V
DD
+0.3V)
LVCMOS输出电压
-0.3V到（V
DD
+0.3V)
LVDS接收器输入电压
-0.3V至+ 3.9V
LVDS驱动器输出电压
-0.3V至+ 3.9V
LVDS输出短路持续时间
10毫秒
结温
+150°C
储存温度
-65 ° C至+ 150°C
焊接温度
（焊接， 4秒）
+260°C
最大封装功耗容量
包德的评价：
1/θ
JA
° C / W以上+ 25°C
DS90UR241 - 48L TQFP
θ
JA
θ
JC
45.8 （ 4L *）; 75.4 （ 2L * ） C / W
21.0°C/W
DS90UR124 - 64L TQFP
θ
JA
θ
JC
ESD额定值（ HBM ）
ESD额定值（ ISO10605 ）
R
D
= 2 kΩ的，C
S
= 330 pF的
DS90UR241符合ISO 10605
± 10千伏
± 30千伏
± 10千伏
± 30千伏
●联系
放电（D
OUT +
, D
OUT-
)
空气
放电（D
OUT +
, D
OUT-
)
R
D
= 2 kΩ的，C
S
= 330 pF的
空气
放电（R
IN +
, R
IN-
)
●联系
放电（R
IN +
, R
IN-
)
42.8 （ 4L * ） ; 67.2 （ 2L * ） ° C / W
14.6°C/W
* JEDEC
≥
± 8千伏
DS90UR124符合ISO 10605
推荐工作
条件
电源电压（V
DD
)
经营自由的空气
温度（T
A
)
时钟速率
电源噪声
民
3.0
40
5
喃
3.3
+25
最大
3.6
+105
43
±100
单位
V
°C
兆赫
mV
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
V
IH
V
IL
V
CL
参数
高电平输入电压
低电平输入电压
输入钳位电压
I
CL
= -18毫安
条件
引脚/频率。
民
典型值
最大
V
DD
0.8
单位
V
V
LVCMOS DC规格
TX ：
D
IN
[ 0:23 ] ， TCLK ，
2.0
TPWDNB ，书房， TRFB ， GND
RAOFF ， VODSEL ，
RES0.
接收：
RPWDNB ， RRFB ，
0.8
任， PTOSEL ，
BISTEN ， BISTM ，
SLEW ， RES0 。
TX ：
D
IN
[ 0:23 ] ， TCLK ，
TPWDNB ，书房， TRFB ，
RAOFF ， RES0 。
10
接收：
RRFB ，任，
PTOSEL ， BISTEN ，
BISTM ，转换， RES0 。
接收：
RPWDNB
V
OH
V
OL
I
OS
I
OZ
高电平输出电压
低电平输出电压
输出短路电流
三州
输出电流
I
OH
= -2毫安，转换= L
I
OH
= -4毫安，转换= H
I
OL
= 2毫安，转换= L
I
OL
= 4毫安，转换= H
V
OUT
= 0V
RPWDNB ， REN = 0V ，
V
OUT
= 0V或V
DD
接收：
R
OUT
[ 0:23 ] ， RCLK ，
LOCK ， PASS 。
接收：
R
OUT
[ 0:23 ] ， RCLK ，
LOCK ， PASS 。
20
2.3
1.5
V
I
IN
输入电流
V
IN
= 0V或3.6V
±2
+10
A
±5
3.0
+20
V
DD
0.5
110
+30
A
V
V
mA
A
GND 0.33
40
30
70
±0.4
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2
DS90UR241/DS90UR124
符号
V
TH
V
TL
I
IN
V
OD
ΔV
OD
V
OS
ΔV
OS
I
OS
I
OZ
参数
差别阈限高
电压
差阈值低
电压
输入电流
输出电压差
(D
OUT +
)–(D
OUT-
)
输出电压差
不平衡
失调电压
偏移电压不平衡
输出短路电流
三态输出电流
V
CM
= +1.8V
条件
引脚/频率。
接收：
R
IN +
, R
IN-
民
典型值
最大
单位
LVDS DC规格
+50
50
V
IN
= +2.4V, V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
R
L
= 100,
W / O型预
突破重点
（图10 ）
R
L
= 100,
W / O型预加重
R
L
= 100,
W / O型预加重
R
L
= 100,
W / O型预加重
D
OUT
= 0V ，D-
IN
= H,
TPWDNB = 2.4V
TPWDNB = 0V
D
OUT
= 0V或V
DD
TPWDNB = 2.4V ， DEN = 0V
D
OUT
= 0V或V
DD
TPWDNB = 2.4V ， DEN = 2.4V ，
D
OUT
= 0V或V
DD
无锁（ NO TCLK ）
I
DDT
串行器
总电源电流
（包括负载电流）
R
L
= 100,
PRE = OFF ，
RAOFF = H， VODSEL = L
R
L
= 100,
PRE = 12 kΩ的，
RAOFF = H， VODSEL = L
R
L
= 100,
PRE = OFF ，
RAOFF = H， VODSEL = H
I
DDTZ
I
DDR
串行器
电源电流掉电
解串器
总电源电流
（包括负载电流）
TPWDNB = 0V
（所有其他LVCMOS输入= 0V ）
C
L
= 4 pF的，
SLEW = H
F = 43 MHz时，
棋盘
图案LVCMOS
产量
（图2）
F = 43 MHz时，
随机模式
LVCMOS输出
F = 43 MHz时，
棋盘
图案
（图1）
VODSEL = L
TX ：
D
OUT +
, D
OUT-
VODSEL = H
VODSEL = L
VODSEL = H
VODSEL = L
VODSEL = H
VODSEL = L
VODSEL = H
VODSEL = L
VODSEL = H
380
500
±100
±100
500
900
1
1.00 1.25
3
2.0 5.0
4.5 7.9
15
15
±1
±1
±250
±250
630
1100
50
1.50
50
8.0
14.0
+15
+15
mV
mV
A
A
mV
mV
V
mV
mA
A
A
15
±1
+15
A
SER / DES的电源电流（ DVDD * ， PVDD *和* AVDD引脚）
*数字， PLL以及模拟VDDS
60
65
F = 43 MHz时，
随机模式
66
85
90
90
45
mA
mA
mA
A
85
105
mA
C
L
= 4 pF的，
SLEW = H
I
DDRZ
解串器
电源电流掉电
RPWDNB = 0V
（所有其他LVCMOS输入= 0V ，
R
IN +
/R
IN-
= 0V)
80
100
mA
50
A
3
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DS90UR241/DS90UR124
串行输入时序的要求TCLK
在推荐，除非另有规定工作电源和温度范围内。
符号
t
TCP
t
TCIH
t
TCIL
t
CLKT
t
JIT
参数
传输时钟周期
传输时钟高电平时间
发送时钟低电平时间
TCLK输入转换时间
TCLK输入抖动
（注8 ）
（图4）
（注9 ）
条件
（图5）
民
23.25
0.3T
0.3T
典型值
T
0.5T
0.5T
2.5
±100
最大
200
0.7T
0.7T
单位
ns
ns
ns
ns
ps
串行开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
t
LLHT
t
LHLT
t
DIS
t
DIH
t
HZD
t
LZD
t
ZHD
t
零排放
t
PLD
t
SD
参数
条件
民
典型值
245
264
4
4
10
10
75
75
R
L
= 100
R
L
= 100,
PRE = OFF ，
RAOFF = L时， TRFB = H，
（图8）
R
L
= 100,
PRE = OFF ，
RAOFF = L时， TRFB = L时，
（图8）
TxOUT_E_O
TxOUT_Eye_Opening 。
TxOUT_E_O中心（太比特/ ） 2
5兆赫， 43兆赫，
R
L
= 100,
C
L
= 10 pF到GND ，
随机模式
（注9，10， 13） ，
（图9 ）
3.5T+2
15
15
150
150
10
3.5T+10
最大
550
550
单位
ps
ps
ns
ns
ns
ns
ns
ns
ms
ns
LVDS低到高的转变时间R
L
= 100,
VODSEL = L时，
LVDS高向低转换时间C
L
= 10 pF到GND ，
（图3）
D
IN
（ 0:23 ）安装程序TCLK
D
IN
（ 0:23 ）从TCLK举行
D
OUT
± HIGH到TRI- STATE延迟
D
OUT
±低到TRI- STATE延迟
D
OUT
± TRI -STATE到高延迟
D
OUT
± TRI -STATE以低延迟
串行器PLL锁定时间
串行延迟
R
L
= 100,
C
L
= 10 pF到GND ，
（注8 ）
（图5）
R
L
= 100,
C
L
= 10 pF到GND ，
（注5 ）
（图6）
3.5T+2
3.5T+10
ns
0.76
0.84
UI
解串器的开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
t
RCP
t
RDC
t
CLH
t
CHL
t
CLH
t
CHL
t
罗斯
t
ROH
参数
接收器
OUT
时钟周期
RCLK占空比
LVCMOS
低到高
转换时间
LVCMOS
HIGH到LOW
转换时间
LVCMOS
低到高
转换时间
LVCMOS
HIGH到LOW
转换时间
R
OUT
(0:7)
格局
DATA TO
RCLK （第1组）
条件
t
RCP
= t
TCP
,
PTOSEL = H
PTOSEL = H，
SLEW = L
C
L
= 4 pF的
（等效负荷） ，
SLEW = H
（注8）
C
L
= 4 pF的
（等效负荷） ，
SLEW = L
（注8）
R
OUT
[0:23],
RCLK ， LOCK
引脚/频率。
RCLK
（图15）
民
23.25
45
典型值
T
50
1.5
1.5
R
OUT
[0:23],
RCLK ， LOCK
2.0
2.0
R
OUT
[0:7]
(0.35)*
t
RCP
(0.35)*
t
RCP
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
最大
200
55
2.5
2.5
3.5
3.5
单位
ns
%
ns
ns
ns
ns
ns
ns
PTOSEL = L时，
SLEW = H ，
R
OUT
(0:7)
HOLD
数据RCLK
（图16）
（第1组）
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4
DS90UR241/DS90UR124
符号
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
HZR
t
LZR
t
ZHR
t
ZLR
t
DD
t
DSR
RxIN_TOL -L
参数
R
OUT
(8:15)
格局
DATA TO
RCLK （第2组）
R
OUT
(8:15)
HOLD
DATA TO
RCLK （第2组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
R
OUT
(0:7)
格局
DATA TO
RCLK （第1组）
条件
PTOSEL = L时，
SLEW = H ，
（图16）
引脚/频率。
R
OUT
[8:15],
LOCK
民
(0.35)*
t
RCP
(0.35)*
t
RCP
典型值
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -3 UI
(0.5*t
RCP
） -2 UI
(0.5*t
RCP
） +2 UI
(0.5*t
RCP
） -1 UI
(0.5*t
RCP
） +1 UI
(0.5*t
RCP
） +1 UI
(0.5*t
RCP
） -1 UI
3
3
3
3
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
R
OUT
[16:23]
(0.35)*
t
RCP
(0.35)*
t
RCP
PTOSEL = H，
SLEW = H ，
R
OUT
(0:7)
HOLD
数据RCLK
（图15）
（第1组）
R
OUT
(8:15)
格局
DATA TO
RCLK （第2组）
R
OUT
(8:15)
HOLD
DATA TO
RCLK （第2组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
R
OUT
(16:23)
格局
DATA TO
RCLK （第3组）
高
三态延迟
低
三态延迟
TRI- STATE到
高
延迟
TRI- STATE到
低
延迟
解串器的延迟
解串器PLL锁定时间
从断电
接收器输入公差
左
PTOSEL = H，
（图12）
（注6,8）
（注7，8， 10），其
（图17）
（注7，8， 10），其
（图17）
PTOSEL = H，
（图14）
R
OUT
[0:7]
(0.35)*
t
RCP
(0.35)*
t
RCP
R
OUT
[8:15],
LOCK
(0.35)*
t
RCP
(0.35)*
t
RCP
R
OUT
[16:23]
(0.35)*
t
RCP
(0.35)*
t
RCP
R
OUT
[0:23],
RCLK ， LOCK
10
10
10
10
[5+(5/56)]T
+8
128k*T
128k*T
0.25
0.25
ns
ns
ns
ns
ns
ms
ms
UI
UI
RCLK
5兆赫
43兆赫
5兆赫， 43兆赫
5兆赫， 43兆赫
[5+(5/56)]T+3.7
RxIN_TOL -R
接收器输入公差
右
注1 ：
“绝对最大额定值”，表示以后可能会损坏设备的限制，包括不可操作性的设备可靠性和退化
和/或性能。该设备和/或无退化的绝对最大额定值或其他条件以外的那些指示的功能操作
推荐工作条件是不是暗示。推荐工作条件表示条件该设备是功能和
设备不应该超出这样的条件下操作。
注2 ：
根据上市推荐工作条件电气特性表列出了保证的性能规格除非另有修改
或由电气特性条件和/或Notes规定。典型规格仅估计，并不能保证。
注3 ：
典型值在V最可能的参数规范
DD
= 3.3V ，TA = 25摄氏度，并在推荐工作条件的时间
产品特性并不能保证。
注4 ：
电流进入器件引脚被定义为正。电流输出器件管脚的定义为负。电压参考地，除了视频点播，
ΔVOD ，
VTH和VTL这是差分电压。
注5 ：
当串行输出三态，解串器将失去PLL锁定。同步数据传输之前必须发生。
注6 ：
t
DSR
是时候退出省电模式，以获得所需的锁被解串器的时间。
注7 ：
RxIN_TOL是衡量多少相位噪声（抖动）的解串器可在输入数据流中容忍发生比特错误之前。它是一个
在理想的位位置基准测量，请参阅美国国家半导体的AN- 1217的详细信息。
注8 ：
规范由特性保证，而不是在生产测试。
注9 ：
t
JIT
（ 10E -9 @BER ）指定在TCLK允许的抖动。吨
JIT
不包括在TxOUT_E_O参数。
注10 ：
用户界面 - 单位间隔，相当于一个理想的序列化的数据位宽度。在UI缩放与频率。
注11 ：
图1，图2中， 8 ，12，14
显示一个下降沿数据选通（ TCLK的IN / OUT的RCLK ） 。
注12 ：
图5，图15，图16
显示一个上升沿数据选通（ TCLK的IN / OUT的RCLK ） 。
注13 ：
TxOUT_E_O由预加重值的影响。
5
www.national.com
DS90UR241 / 124扩频宽容支持
DS90UR241 / 124价差
频谱公差
支持
符合EMI的限制往往是一个挑战。扩散光谱
TRUM时钟通常用于降低EMI 。效果
调制的周期信号的，时钟和数据，减少了
峰值排放量的范围内传播的能量
频率。该DS90UR241和DS90UR124芯片组AL-
低点使用扩频时钟和数据输入。该
以下是扩频时钟的讨论character-
istics与DS90UR241 / 124芯片组的相互作用。
美国国家半导体公司
应用笔记2068
2010年12月2日
扩频调制
三个关键参数，频率偏差，调制频率
频率和调制信息，用于定义一个扩展
光谱输出。最扩频发生器将MOD-
乌拉特基本时钟频率有百分之几的。
这种调制可能是“传播中心”或“向下蔓延” 。
该频率的变化率，调制频率，是
通常相比于基本时钟很慢频
昆西 - 通常在10年代kHz的范围内。
表1
提供的频率偏差的指导和
由DS90UR241 / 124支持的调制频率
芯片组。该数据是基于一个理想的光源测试。
输入时钟信号进行调制的由三角形输出
的任意波形发生器。有一个直接的CON-
串行器及解串器（无电缆）之间的连接状况。没有
包括额外的抖动或与电缆长度的影响。
扩频操作相关的其他因素
也必须考虑。调制时钟输出可能CON组
覃额外的更高频率的抖动成分 - 超越
的调制频率。重要的是，这种附加
抖动不超过下游的输入抖动容限
装置。每DS90UR241说明书中，输入抖动的容
差为是± 100ps的（ 200ps的峰 - 峰值）在最高工作
频率43MHz的。该值与缩放输入时钟围
OD 。例如，在33MHz的推荐的输入时钟
抖动最大值增至260ps峰峰值。请参阅
附录测定峰 - 峰抖动的描述。
所述调制信号的频率分布也是祁门功夫，功夫
坦。有两种常见的调制谱 - 三角
利盟（ “好时之吻” ） 。既适用于固定的调制率
根据时钟信号，并已被证明可有效地降低EMI。
该DS90UR241 / 124是有针对性地支持这两个亲
文件。需要注意的是一些其他的配置文件确实存在，略
不同的行为（即改变调制速率超过
的频率范围内） 。该DS90UR241 / 124不瓜拉尼
器件能够与这些备选调制正常运行
廓。
30126401
图1， SSC三角调制
表1.频率和调制频率SSC （三角调制方式）
最大值Fi
开发
± 4 ％中心扩频（ 8 ％计）
± 2 ％，中间价差（ 4 ％计）
20千赫
50千赫
最大值Fi
MOD
PCLK = 33 MHz的
PCLK = 8 MHz的
5千赫
25千赫
AN-2068
2010美国国家半导体公司
301264
www.national.com
AN-2068
1
输出抖动/输入抖动（分贝）
0
-1
-2
-3
-4
-5
0.01
0.1
1
输入抖动频率（MHz）
10
30126402
的PLL抖动传递图2.示例（理论）
当观看的频谱，能量应该是
均匀地分布在一系列由频率定义
偏差。在指定的范围外，能量应
快速降低至基线水平。额外的“山峰”外
期望的偏差范围是不希望的，导致了
高频分量的锁相环不会跟踪。
其中串行器最大输入抖动规格
0.25UI必须应用。在输入抖动频率高于
2.6MHz ，抖动的幅度应保持低于0.4UI 。
跨TCLK串行输入抖动
频率
TCLK频率
（兆赫）
43
33
25
抖动频率
（兆赫）
2 - 2.6
> 2.6
2 - 2.6
> 2.6
2 - 2.6
> 2.6
最大
抖动的峰峰值
（ ps的）
200
300
260
400
340
550
工作原理：串行和
解串器PLL响应抖动
该设备的PLL的带宽决定了它的基本
回应抖动。输入抖动的频带 - 以下的频率
宽度PLL的 - “低频抖动” - 将被跟踪和
传递到PLL的输出。随着频率的增加
上述PLL的带宽， “高频”抖动开始是
衰减为每抖动传输曲线。最大衰减
值，我们实现了超越-6dB点。典型的PLL抖动
转移曲线示于
图2中。
这说明增益（比
的PLL的输入到输出的抖动）对抖动的频率。
在串行输入，串行器下方的抖动频率
带宽由PLL进行跟踪，并沿着传递
串行链路到下行解串器。抖动与频
昆西上述串行带宽将被衰减到
某种程度的由PLL的抖动转移曲线所限定。
现在让我们考虑输入解串器。作为与
串行器，下面的解串器带宽的抖动会
由PLL跟踪和传递到解串器的输出。
频率高于解串器的带宽不
跟踪，并且必须考虑到相对于所述接收器的
输入抖动容限规范。对于DS90UR241 / 124
操作得当，解串器的输入抖动容限光谱
ification （ RxINTOL ）必须得到满足。高频抖动 -
在频率>2MHz - 不会被跟踪，并且必须保持
下面0.5UI 。
串行器的输入抖动说明书的目的是
确保抖动贡献的串行输出被限制
使得解串器的RxINTOL可以由系统满足
统。当一个典型的SSC调制曲线应用（三
安格，利盟资料）串行器的行为是PLL
可预测的和遵循的PLL抖动传输曲线。在频
quencies上述串行器的带宽（ 2.6MHz ）时，输入
抖动将被衰减。因此，关键是要限制抖动
在第2范围内的频率 - 2.6MHz 。这是在该范围内
www.national.com
2
备选调制谱
支持的调制曲线，三角形，利盟，
调制时钟在一个单一的频率，并且不会生成
突然的频率步长。一些替代SSC调制
型材已被证明表现出突然的频率步长，
因此不推荐使用。瞬时frequen-
立方码步骤的结果中的频率误差，表现为过度
抖动的串行化器的PLL的输出。在这些条件下
串行输入抖动指标不能用于预
字典串行输出和保证链接的行为
性能。如果备用调制方式的情况下，
用户必须通过测量保证系统运行
抖动在接收机输入端，以保证RxINTOL规范
是SATIS网络版
针对SSC源
扩频时钟源频率调节以及
下面的PLL的带宽。此低频调制
LATION轻松锁相环跟踪，并通过沿着干净
到解串器的输出。但是，生成的SSC
信号将具有额外的频率分量，其中一些
这可能表现为高频抖动或频率显示
连续性。取决于频率和幅度
这些附加的抖动分量的，输入抖动容限
AN-2068
可能受到侵犯和潜在的影响的能力，以准确
恢复序列化的数据。在SSC generat-的这样的质量
编输出是在一个SSC设备的选择很重要。 SSC
用三角形或Lexmark调制谱源应当
被使用。它建议用户选择最小
扩散频谱fmg
开发
和f
MOD
要实现EMC
合规性。
附录 - 抖动测量
据了解高频抖动是非常重要的contri-
bution的扩频时钟源。高频
峰 - 峰抖动可以使用实时范围进行测定
结合抖动分析软件。当分析
峰 - 峰抖动，高通和带通滤波器是AP-
合股。这集中在指定的高频分析
昆西抖动成分，而忽略故意低
扩频装置的频率调制。该
以下部分提供了具体的指导测量抖动
在DS90UR241 （串行）和DS90UR124 （解串器）
输入。
可用于测量多种平台和工具
换货和抖动分析。本节将介绍使用
泰克数字采样示波器和DPOJET抖动分析
工具。
串行输入抖动应测量尽可能靠近
以串行的TCLK输入引脚。这是一个LVCMOS输入
信号在10MHz和43MHz之间的频率切换。
低电容探头采用1GHz的带宽suffi-
cient用于测量该输入信号。
在DPOJET （抖动和眼图分析工具） CLICK
ON：
1.选择\\抖动\\
TJ @ BER
2.配置\\边\\ （根据信号类型）
SELECT
时钟
3.配置\\时钟恢复\\ （法下）
SELECT
恒时钟 - 平均
和（在自动计算器）
SELECT
每ACQ
4.配置\\ RjDj \\在数据信号设置（下
图案类型）
SELECT
重复，
（根据码型长度）
进入
2
供的UI，和（下抖动目标BER）的
进入
12
为
BER = 1E-
5.配置\\过滤器： （根据过滤器说明）
SELECT
2nd
订单
和（下
高通（ F1 ） ）
进入
2MHz
对于频率
和（下
低通（ F2 ） ）
SELECT
2阶
和
进入
2.6MHz
对于频率
6.为了测量TJ >2.6MHz取出
低通（ F2 ）
SELECT
无滤波器）
和（下
高通（ F1 ） ）
进入
2.6MHz
对于频率
7.结果\\单（人口= 1 ）或运行（
人口> 1 ）
解串器的输入是一个高速差分串行
流。因此，这应横跨dese-测
使用低电容rializer输入端接电阻
高带宽（ >3GHz ）差分探头。放大的
串行数据流和看的上升沿和下降沿。使
确定边缘是单调性的，没有任何反射
系统蒸发散表示在边缘上。如果有一个反射则
抖动测量将是大于如果没有重新
挠度。
1.在DPOJET （抖动和眼图分析工具）
点击：
2.选择\\抖动\\
TJ @ BER
3.配置\\边\\ （根据信号类型）
SELECT
数据
4.配置\\时钟恢复\\ （法下）
SELECT
PLL
=自定义
（下PLL模式）
SELECT
II型
（下
阻尼）
进入
1.07
和（在环路带宽）
进入
2MHz
5.配置\\ RjDj \\在数据信号设置（下
图案类型）
SELECT
随心所欲，
（在窗口的长度）
进入
5UI
（下人口）
进入
28,
和（下抖动
目标BER ）
进入
12
对于BER = 1E-
6.无过滤器（ S）应与本次测量采用
7.结果\\单（人口= 1 ）或运行（
人口> 1 ）
设备
1.
2.
3.
泰克DSA71604在16GHz 50GS / s的串行数字
分析与DPOJET软件
泰克P7330的3.5GHz差分探头
泰克P6247 1GHz的差分探头
测量中的“ UI”
抖动规范接收机的输入端（ RxINTOL ）是giv-
带连接在单元间隔的条件（ “UI” ） 。抖动测量
由抖动分析工具所提供的一般介绍
在时间单位上（即皮秒） 。该测量时间
基于值将需要被转换为用户界面的条款的COM
型坯与0.5UI规范。如果输入时钟速率
（TCLK ）是已知的，它是简单的，从一个基于时间的转换
抖动测量抖动在UI方面。
单位间隔（ “UI ”）是1位的序列化的持续时间
差分数据流。对于每一个TCLK输入时钟周期，
28串行位传输通过差分链路。
因此，用户界面被定义为： UI = TCLK周期（PS） / 28位
从测得的抖动（时基）转化为“UI”是：
抖动（ ps的） /用户界面（PS） =抖动（UI）的
这里是为与输入时钟（TCLK ）的系统的示例
为33MHz ，并且200ps的一个测量的抖动。
TCLK输入时钟周期= 30303ps
UI = 30303ps / 28 = 1082ps
抖动（ UI） = 200PS / 1082ps = 0.18UI
修订历史
二○一○年十一月一十日：
更新，包括抖动要求
在频率，并提供详细的测量指令
系统蒸发散。
2010年12月2日
更新说明转换到UI （单位
间隔）。
3
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DS90UR241 / 124扩频宽容支持
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以产生一个显著伤害使用者。关键部件是在生命支持设备或系统，其未履行任何组件
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