DS90CR481 / DS90CR482 48位LVDS通道连接SER / DES - 65 - 112兆赫
2006年1月
DS90CR481 / DS90CR482
48位LVDS通道连接SER / DES - 65 - 112兆赫
概述
该DS90CR481转换发射器48位CMOS / TTL的
数据转换成8 LVDS（低压差分信号）
数据流。锁相传输时钟在发送
超过第九LVDS链路的数据流并行。一切
发送时钟的周期的48位输入数据的采样
并发送。该DS90CR482接收器将
LVDS数据流返回到48位LVCMOS / TTL数据。
在一个传输时钟频率112MHz的， 48位的TTL数据的
在每LVDS数据信道的速率672Mbps的传输。
使用112MHz时钟，数据吞吐量是5.38Gbit / s的
（ 672Mbytes /秒） 。在112MHz ， 48的发送时钟的频率
TTL数据的比特在672Mbps的每一个速率发送
LVDS数据信道。使用66MHz的时钟，数据吞吐量
看跌期权是3.168Gbit /秒（ 396Mbytes /秒） 。
数据线的复用提供了实质性的电缆
减少。长距离并行单端总线典型
美云要求每个活动信号地线（并具有非常
有限的噪声抑制能力） 。因此，对于一个48位的宽
数据和一个时钟，高达98导体是必需的。同
这个通道连接芯片组少19个导体（ 8个数据
对， 1个时钟对和至少一个接地）是
需要的。这提供了电缆的宽度减少了80 ％ ，
它提供了一个系统的成本节约，降低了连接器
物理尺寸和成本，并降低了屏蔽要求
由于光缆的外形尺寸更小。
48 CMOS / TTL输入，可支持多种信号
组合。例如，6个8位的字或5的9位（字节+
奇偶校验）和3控制。
该DS90CR481 / DS90CR482芯片组在改善之前
几代通道连接的设备，并提供更高的频带 -
宽度支持和更长的电缆驱动器的三个方面
增强。为了增加带宽，最大时钟
速率提高到112 MHz和8串行LVDS输出
提供。电缆驱动器是加强与用户选择的
预加重特性，它提供附加的输出电流
在转换过程中，以抵消电缆负荷的影响。 OP-
tional DC平衡的一个周期到周期的基础，也是亲
单元提供了减少ISI （码间干扰） 。随着预
强调和DC平衡，低失真眼图是
在接收器处的电缆的端部设置。电缆偏移校正
功能已被添加到纠偏对-以─长电缆
高达+/- 1 LVDS数据位时间对歪斜（高达80MHz
时钟速率） 。这三个增强功能允许电缆5+
在长度米被驱动。
该芯片组是解决EMI和电缆尺寸的理想方式
宽，高速TTL接口相关的问题。
特点
n
n
n
n
n
n
n
n
n
n
n
n
3.168千兆位/秒带宽66 MHz的时钟
5.376千兆位/秒的带宽112 MHz的时钟
65 - 112 MHz的输入时钟支持
LVDS SER / DES减少了电缆和连接器大小
预加重减少电缆负荷的影响
可选直流平衡编码减少ISI失真
为+/- 1 LVDS数据位时间电缆纠偏（最多80个
MHz的时钟速率）
5V容限口TxIN和控制输入引脚
流经引脚排列，便于PCB设计
+ 3.3V电源电压
发送拒绝周期到周期抖动
符合ANSI / TIA / EIA- 644-1995 LVDS标准
广义块图（ DS90CR481和DS90CR482 ）
20009101
2006美国国家半导体公司
DS200091
www.national.com
DS90CR481/DS90CR482
发射器的开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
LLHT
参数
LVDS低到高的转变时， （图
2),
PRE = 0.75V （已禁用）
LVDS低到高的转变时， （图
2),
PRE = VCC （最大）
LHLT
LVDS高至低跳变时， （图
2),
PRE = 0.75V （已禁用）
LVDS高至低跳变时， （图
2),
PRE = VCC （最大）
太比特
TPPOS
TJCC
TCCS
TSTC
THTC
保持tPDL
tPLLS
TPDD
发送位宽
发射脉冲位置 -
归
Tranmitter抖动 - 周期到周期
TXOUT通道到通道偏移
口TxIN安装程序TXCLK IN （图
5)
口TxIN保持到TXCLK IN （图
5)
发射器传输延迟 - 延迟（图
7)
发送锁相环集（图
9)
发射器掉电延时（图
11)
2.5
0
1.5(TCIP)+3.72
1.5(TCIP)+4.4
1.5(TCIP)+6.24
10
100
F = 66 MHz时，
112MHz
F = 65 112
兆赫
200
民
典型值
0.14
0.11
0.16
0.11
1/7 TCIP
0
100
40
+200
最大
0.7
0.6
0.8
0.7
单位
ns
ns
ns
ns
ns
ps
ps
ps
ns
ns
ns
ms
ns
接收器开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
CLHT
参数
CMOS / TTL低到高的转变时， Rx数据出来，
（图
3)
CMOS / TTL低到高的转变时，接收时钟
出， （图
3)
CHLT
CMOS / TTL高至低跳变时， Rx数据出来，
（图
3)
CMOS / TTL高至低跳变时，接收时钟
出， （图
3)
RCOP
RCOH
RCOL
RSRC
RHRC
RPDL
RPLLS
RPDD
RXCLK超时周期（图
6)
RXCLK输出高电平时间（图
6),
（注4 ）
RXCLK输出低电平时间（图
6),
（注4 ）
RXOUT安装到RXCLK
OUT （图
6)
RXOUT保持到RXCLK OUT ，
（图
6),
（注4 ）
F = 112 MHz的
F = 66MHz的
F = 112 MHz的
F = 66MHz的
F = 112 MHz的
F = 66MHz的
F = 112 MHz的
F = 66MHz的
8.928
3.5
6.0
3.5
6.0
2.4
3.6
3.4
6.0
3(TCIP)+4.0
3(TCIP)+4.8
3(TCIP)+6.5
10
1
T
民
典型值
最大
2.0
1.0
2.0
1.0
15.38
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ms
s
接收器传输延迟 - 延迟（图
8)
接收器锁相环集（图
10)
接收器掉电延时（图
12)
5
www.national.com
DS90CR481 / DS90CR482 48位LVDS通道连接SER / DES - 65 - 112兆赫
2005年6月
DS90CR481 / DS90CR482
48位LVDS通道连接SER / DES - 65 - 112兆赫
概述
该DS90CR481转换发射器48位CMOS / TTL的
数据转换成8 LVDS（低压差分信号）
数据流。锁相传输时钟在发送
超过第九LVDS链路的数据流并行。一切
发送时钟的周期的48位输入数据的采样
并发送。该DS90CR482接收器将
LVDS数据流返回到48位LVCMOS / TTL数据。
在一个传输时钟频率112MHz的， 48位的TTL数据的
在每LVDS数据信道的速率672Mbps的传输。
使用112MHz时钟，数据吞吐量是5.38Gbit / s的
（ 672Mbytes /秒） 。在112MHz ， 48的发送时钟的频率
TTL数据的比特在672Mbps的每一个速率发送
LVDS数据信道。使用66MHz的时钟，数据吞吐量
看跌期权是3.168Gbit /秒（ 396Mbytes /秒） 。
数据线的复用提供了实质性的电缆
减少。长距离并行单端总线典型
美云要求每个活动信号地线（并具有非常
有限的噪声抑制能力） 。因此，对于一个48位的宽
数据和一个时钟，高达98导体是必需的。同
这个通道连接芯片组少19个导体（ 8个数据
对， 1个时钟对和至少一个接地）是
需要的。这提供了电缆的宽度减少了80 ％ ，
它提供了一个系统的成本节约，降低了连接器
物理尺寸和成本，并降低了屏蔽要求
由于光缆的外形尺寸更小。
48 CMOS / TTL输入，可支持多种信号
组合。例如，6个8位的字或5的9位（字节+
奇偶校验）和3控制。
该DS90CR481 / DS90CR482芯片组在改善之前
几代通道连接的设备，并提供更高的频带 -
宽度支持和更长的电缆驱动器的三个方面
增强。为了增加带宽，最大时钟
速率提高到112 MHz和8串行LVDS输出
提供。电缆驱动器是加强与用户选择的
预加重特性，它提供附加的输出电流
在转换过程中，以抵消电缆负荷的影响。 OP-
tional DC平衡的一个周期到周期的基础，也是亲
单元提供了减少ISI （码间干扰） 。随着预
强调和DC平衡，低失真眼图是
在接收器处的电缆的端部设置。电缆偏移校正
功能已被添加到纠偏对-以─长电缆
高达+/- 1 LVDS数据位时间对歪斜（高达80MHz
时钟速率） 。这三个增强功能允许电缆5+
在长度米被驱动。
该芯片组是解决EMI和电缆尺寸的理想方式
宽，高速TTL接口相关的问题。
特点
n
n
n
n
n
n
n
n
n
n
n
n
3.168千兆位/秒带宽66 MHz的时钟
5.376千兆位/秒的带宽112 MHz的时钟
65 - 112 MHz的输入时钟支持
LVDS SER / DES减少了电缆和连接器大小
预加重减少电缆负荷的影响
可选直流平衡编码减少ISI失真
为+/- 1 LVDS数据位时间电缆纠偏（最多80个
MHz的时钟速率）
5V容限口TxIN和控制输入引脚
流经引脚排列，便于PCB设计
+ 3.3V电源电压
发送拒绝周期到周期抖动
符合ANSI / TIA / EIA- 644-1995 LVDS标准
广义块图（ DS90CR481和DS90CR482 ）
20009101
2005美国国家半导体公司
DS200091
www.national.com
DS90CR481/DS90CR482
发射器的开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
LLHT
参数
LVDS低到高的转变时， （图
2),
PRE = 0.75V （已禁用）
LVDS低到高的转变时， （图
2),
PRE = VCC （最大）
LHLT
LVDS高至低跳变时， （图
2),
PRE = 0.75V （已禁用）
LVDS高至低跳变时， （图
2),
PRE = VCC （最大）
太比特
TPPOS
TJCC
TCCS
TSTC
THTC
保持tPDL
tPLLS
TPDD
发送位宽
发射脉冲位置 -
归
Tranmitter抖动 - 周期到周期
TXOUT通道到通道偏移
口TxIN安装程序TXCLK IN （图
5)
口TxIN保持到TXCLK IN （图
5)
发射器传输延迟 - 延迟（图
7)
发送锁相环集（图
9)
发射器掉电延时（图
11)
2.5
0
1.5(TCIP)+3.72
1.5(TCIP)+4.4
1.5(TCIP)+6.24
10
100
F = 66 MHz时，
112MHz
F = 65 112
兆赫
200
民
典型值
0.14
0.11
0.16
0.11
1/7 TCIP
0
100
40
+200
最大
0.7
0.6
0.8
0.7
单位
ns
ns
ns
ns
ns
ps
ps
ps
ns
ns
ns
ms
ns
接收器开关特性
在推荐，除非另有规定工作电源和温度范围内。
符号
CLHT
参数
CMOS / TTL低到高的转变时， Rx数据出来，
（图
3)
CMOS / TTL低到高的转变时，接收时钟
出， （图
3)
CHLT
CMOS / TTL高至低跳变时， Rx数据出来，
（图
3)
CMOS / TTL高至低跳变时，接收时钟
出， （图
3)
RCOP
RCOH
RCOL
RSRC
RHRC
RPDL
RPLLS
RPDD
RXCLK超时周期（图
6)
RXCLK输出高电平时间（图
6),
（注4 ）
RXCLK输出低电平时间（图
6),
（注4 ）
RXOUT安装到RXCLK
OUT （图
6)
RXOUT保持到RXCLK OUT ，
（图
6),
（注4 ）
F = 112 MHz的
F = 66MHz的
F = 112 MHz的
F = 66MHz的
F = 112 MHz的
F = 66MHz的
F = 112 MHz的
F = 66MHz的
8.928
3.5
6.0
3.5
6.0
2.4
3.6
3.4
6.0
3(TCIP)+4.0
3(TCIP)+4.8
3(TCIP)+6.5
10
1
T
民
典型值
最大
2.0
1.0
2.0
1.0
15.38
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ms
s
接收器传输延迟 - 延迟（图
8)
接收器锁相环集（图
10)
接收器掉电延时（图
12)
5
www.national.com
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