DS87C550
描述
在DS87C550 EPROM高速微控制器与A / D和PWM是最快的100 ％ 8051-成员
兼容的微控制器系列提供。它的功能，消除浪费了重新设计的处理器内核
时钟和存储周期。其结果是，在执行指令8051高达三倍比快
原来的架构相同的晶体的速度。该DS87C550还提供了最高结晶速度
33兆赫，导致高达99兆赫的表观执行速度。
该DS87C550采用行业标准的8051引脚输出，包括标准的资源，如3
定时器/计数器， 256字节的暂存RAM 。该器件还具有8K字节的EPROM用
额外的1 KB的数据RAM （除256字节的暂存RAM ） ，以及55 I / O端口引脚。两
一次性可编程（ OTP）和窗口封装。
除了更高的速度， DS87C550包括第二个完整的硬件串行端口，另外七个
中断，可编程看门狗定时器，掉电监测和掉电复位。
该DS87C550还提供双数据指针（ DPTRs ）速度块数据存储移动。用户
也可以动态地调整为2和12个机器周期之间的外部通路的速度
灵活选择内存和外设。
电源管理模式（ PMM）是用于便携式或电池供电的应用是有用的。此功能
允许软件选择较低的速度时钟作为主时基。虽然正常运行具有
每个周期4时钟机器周期率， PMM允许处理器在每个周期的1024个时钟周期运行。
例如，在12 MHz ，标准操作具有3MHz的一个机器周期的倒数。在电源管理
模式下，软件可以选择11.7千赫（ 12兆赫/ 1024 ）机器周期率。有相应的
由于处理器功耗降低运行速度较慢。
该DS87C550还提供了两个功能，可以显著降低电磁干扰（ EMI ） 。
一个降低EMI特性允许软件选择禁止ALE减少排放模式
信号时，它是不需要的。其他的EMI抑制功能可控制的地址和数据的当前
引脚接口产生这些信号的一个受控转换的外部设备。
订购信息
产品型号
DS87C550-QCL
DS87C550-FCL
DS87C550-QNL
DS87C550-FNL
DS87C550-KCL
包
68引脚PLCC
80引脚PQFP
68引脚PLCC
80引脚PQFP
68引脚CLCC窗
MAX 。时钟速度
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
温度范围
0 ° C至+ 70°C
0 ° C至+ 70°C
-40 ° C至+ 85°C
-40 ° C至+ 85°C
0 ° C至70℃
2 50
DS87C550
引脚说明
表1
PLCC /
CLCC
2
36
37
15
QFP
72
34
35
9
信号名称
V
CC
GND
RST
描述
V
CC
-
数字+ 5V电源输入。
GND -
数字地。
RST - I / O 。
RST输入管脚包含一个施密特输入电压识别
外部高电平有效复位输入。该引脚还采用了内部下拉
电阻允许有线或外部复位源的组合。一个是RC
不需要电，作为DS87C550内部提供了这个功能。
该引脚也可以作为输出时，在复位的源是内部的设备
（如看门狗定时器，电源故障，或晶体失效检测） 。在这种情况下，RST引脚
将举行高，而处理器处于复位状态，并返回到低
处理器退出这个状态。当此输出能力的情况下， RST引脚
不应该被连接到一个RC网络或一个逻辑输出驱动器。
输入 -
晶振引脚XTAL1和XTAL2提供支持
基本模式，并联谐振， AT切晶体。 XTAL1也作为一个输入
如果有代替晶体的外部时钟源。 XTAL2作为
输出晶体放大器。请注意，此输出不能用于驱动任何
当晶体连接，因为这可能会影响振荡器电路的额外负载。
- 输出。
程序存储使能输出。此信号通常是
连接到可选的外部ROM的内存作为芯片使能。
PSEN
将提供
在节目进行字节存取的有源低脉冲，并且被驱动为高时，不
访问外部程序存储器。
ALE - 输出。
地址锁存使能输出功能的时钟锁存
外部地址LSB从复用的地址/数据总线上的端口0。该信号
外部373家族透明的共同连接到锁存器启用
锁存器。 ALE驱动为高电平时， DS87C550处于复位状态。 ALE能
也被禁止，强制为高使用降低EMI模式ALEOFF 。
EA
- 输入。
低电平有效的输入管脚，当连接到地面，会迫使
DS87C550使用外部程序存储器。内部RAM仍
访问通过寄存器的设置来决定。
EA
应连接到V
CC
to
使用内部程序存储器。该引脚上的输入电平锁存复位。
端口1 - I / O 。
端口1用作两个8位的双向I / O端口和一个
备选功能接口数内部资源。复位条件
端口1的所有位为逻辑1。在这种状态下，弱上拉拥有港口高。这
条件允许引脚作为输入和输出。输入是可能的，因为
任何外部电路，其输出驱动端口将克服弱上拉。
在软件写一个0到任何端口1引脚时， DS87C550将激活一个强大
下拉，直到1写入或复位时剩下的。写1
后港一直为0，将引起强烈的过渡司机打开，随后
通过持续走弱的上拉。一旦瞬时强大的驱动器关闭时，
口再次返回到弱高举输出（输入）状态。备用
端口1引脚功能详细介绍如下。请注意，当捕获/比较
定时器2的功能时，该中断输入引脚成为捕捉触发
输入。
PSEN
35
34
32
31
XTAL1
XTAL2
47
48
PSEN
48
49
ALE
49
50
EA
16-23
10-17
P1.0-P1.7
16
17
18
19
20
21
22
23
10
11
12
13
14
15
16
17
PORT
P1.0
P1.1
P1.2
P1.3
P1.4
P1.5
P1.6
P1.7
备用功能
INT2 / CT0外部中断2 /捕捉触发0
INT3 / CT1外部中断3 /捕捉触发1
INT4 / CT2外部中断4 /捕捉触发2
INT5 / CT3外部中断5 /捕捉触发3
T2
外部I / O定时器/计数器2
T2EX
定时器/计数器2捕捉/重装触发
RXD1
串行端口1输入
TXD1
串行端口1输出
4 50
DS87C550
PLCC /
CLCC
50-57
57
56
55
54
53
52
51
50
39-46
39
40
41
42
43
44
45
46
24-31
QFP
51-58
58
57
56
55
54
53
52
51
38-42
45-47
38
39
40
41
42
45
46
47
18-20
23-27
信号名称
P0.0 （ AD0 ）
P0.1 （ AD1 ）
P0.2 （ AD2 ）
P0.3 （ AD3 ）
P0.4 （ AD4 ）
P0.5 （ AD5 ）
P0.6 （ AD6 ）
P0.7 （ AD7 ）
描述
端口0 -I / O - AD0-7 。
端口0是一个开漏8位双向通用
I / O端口。当以这种方式使用的上拉电阻是必需的，以提供一个逻辑1
输出。作为一个可选功能，端口0作为一个复用的地址/数据总线
访问片外存储器或外设。在这种模式下，即LSB的存储器
地址是在时间ALE为高的总线上输出。当ALE下降到
逻辑0时，该端口转换到双向数据总线。在这种模式下，端口
提供高电平驱动逻辑1输出。端口0的复位状态是三
状态（即，开漏器件是关闭）。
P2.0 （A8）
P2.1 （A9）
P2.2 （A10）
P2.3 （A11）
P2.4 （ A12 ）
P2.5 （ A13 ）
P2.6 （ A14 ）
P2.7 （ A15 ）
P3.0-P3.7
端口2 - I / O地址A15 ： A8 。
端口2作为8位双向I / O口
或交替地作为外部地址总线（ A15- A8）。端口2的复位条件是
逻辑高I / O的状态。在这种状态下，弱上拉保持高端口允许
上述用于端口1作为一个备用引脚可以用作输入或输出
功能端口2可以作为外部地址总线的最高位。该总线可
用于读取外部存储器或外设。
端口3 - I / O 。
端口3功能的8位双向I / O口或作为交替
对于外部中断，串口0接口，定时器0 & 1输入，
RD
和
WR
选通信号。当作为一个I / O端口功能，这些引脚作为指示
上面的端口1的端口3的替代方式详述如下。
端口复用模式
P3.0 RXD0
串口0的输入
P3.1 TXD0
串行端口0输出
P3.2
外部中断0
INT0
P3.3
外部中断1
INT1
P3.4 T0
定时器0外部输入
P3.5 T1
定时器1外部输入
P3.6
外部数据存储器写选通
WR
RD
外部数据存储器读选通
P3.7
端口4 - I / O 。
端口4功能的8位双向I / O口或作为交替
一个接口，定时器2 '捕获比较功能。当作为我工作/ O
s
口，这些引脚在端口1描述指示。备用模式
端口4的详述如下。
端口4
P4.0
P4.1
P4.2
P4.3
P4.4
P4.5
P4.6
P4.7
备用模式
CMSR0
定时器2比较匹配置位/复位输出0
CMSR1
定时器2比较匹配置位/复位输出1
CMSR2
定时器2比较匹配置位/复位输出2
CMSR3
定时器2比较匹配置位/复位输出3
CMSR4
定时器2比较匹配置位/复位输出4
CMSR5
定时器2比较匹配置位/复位输出5
CMT0
定时器2比较匹配触发输出0
CMT1
定时器2比较匹配触发输出1
24
25
26
27
28
29
30
31
7-14
18
19
20
23
24
25
26
27
80
1-2
4-8
P4.0-P4.7
7
8
9
10
11
12
13
14
80
1
2
4
5
6
7
8
5 50
QQ：2880707522 复制
