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DS87C530

初步

DS87C530

EPROM微与实时时钟

特点

包装外形

80C52兼容

–

8051指令集

4个8位I / O端口

3个16位定时器/计数器

256字节暂存RAM

大容量片上存储器

- 16KB的EPROM （ OTP）的

- 1KB额外的片上SRAM用于MOVX

ROMSIZE

特征

- 选择有效的从片上ROM大小

0至16kB的

- 允许访问整个外部存储器映射

- 通过软件动态调整

- 可作为外接闪光灯引导块

–

片上实时时钟W /闹钟中断

–

1kB的SRAM的电池备份支持

达拉斯

DS87C530

52引脚PLCC

52 -PIN CER QUAD

非易失性功能

高速架构

–

4时钟/机器周期（ 8051 = 12 ）

运行DC至33 MHz的时钟速率

在121 ns单周期指令

双数据指针

可选变长MOVX来访问

快/慢RAM /外设

达拉斯

DS87C530

52引脚TQFP概要

电源管理模式

- 可编程的时钟源降低功耗

- 从运行（晶体/ 64 ）或（水晶/ 1024 ）

- 提供自动化硬件和软件出口

描述

该DS87C530是8051兼容微控制器

基于所述达拉斯高速核心。它使用四个时钟

每个指令周期，而不是12所使用的标准

8051还提供了外设的独特组合不

广泛适用于其他处理器。它们包括

片上实时时钟（ RTC）和备用电池

一个片上1K ×8 SRAM支持。新的Power

管理模式允许软件选择降低

同时还处理能力运行。

EMI抑制模式禁止ALE

高集成控制器包括：

- 掉电复位

- 预警电源故障中断

- 可编程看门狗定时器

两个全双工硬件串行端口

14个中断源， 6个外部

ECopyright

1995年，由达拉斯半导体公司。

专利和其他知识产权，请参考

Dallas Semiconductor的数据手册。

022197 1/40

DS87C530

高性能微控制器的组合

芯，实时时钟，电池支持的SRAM ，和功率

管理使得DS87C530的理想仪器

ments和便携式应用。它还提供sev-

其他达拉斯高速发现ERAL外设

微控制器。这包括两个独立的串行

端口，两个数据指针，片上电源与显示器

掉电检测和看门狗定时器。

电源管理模式（ PMM ），允许软件

选择较低的CPU时钟。虽然默认的操作使用

每个机器周期4时钟， PMM运行亲

处理器在每个周期64或1024的时钟。有一个corre-

功耗时，时处理应的降

SOR减慢。

注意： DS87C530是一个单片器件。用户

必须提供外部电池或超级电容和一个

32.768千赫报时水晶有永久

供电的报时的或非易失性RAM中。该

DS87C530提供了所有的支持和开关税务局局长

cuitry需要管理这些资源。

订购信息

产品型号

DS87C530–QCL

DS87C530–QNL

DS87C530–KCL

DS87C530–ECL

DS87C530–ENL

包

52引脚PLCC

52引脚窗CERQUAD

52引脚TQFP

MAX 。时钟速度

33兆赫

温度范围

0 ° C至70℃

-40 ° C至+ 85°C

0 ° C至70℃

-40 ° C至+ 85°C

DS87C530框图

图1

BAT

RTCX1 RTCX2

GND

CC2

电池

控制

即时的

时钟

端口锁存器

端口0

P1.0–P1.7

端口1

定时器2

串行端口1

ALU REG 。 1

ALU REG 。 2

16K ×8

OTP

只读存储器

数据总线

PSW

ALU

堆栈指针

DPTR1

打断

逻辑

定时器1

串口0

PC ADDR 。 REG 。

时控

ACCESS

SFR RAM

地址

卜FF器

256字节

SFR 8 RAM

PC增量

地址总线

P3.0–P3.7

端口锁存器

指令

解码

电源控制REG 。

看门狗REG 。

钟和

内存控制

振荡器

看门狗定时器

RESET

控制

电源监视器

XTAL2

XTAL1

022197 2/40

PSEN

GND

ALE

RST

VCC

P2.0–P2.7

端口3

端口2

中断REG 。

DPTR0

端口锁存器

PROG 。计数器

定时器0

AD0–AD7

B注册

端口锁存器

累加器

1K ×8

SRAM

DS87C530

引脚说明

表1

PLCC

1,25

TQFP

18, 46

信号

名字

GND

CC2

GND2

RST

描述

– +5V.

处理器供电。

GND

- 处理器的数字电路的地。

CC2

- + 5V实时时钟供电。

GND2

- 实时时钟电路接地。

RST - 输入。

RST输入管脚包含一个施密特输入电压识别

外部高电平有效复位输入。该引脚还采用了内部下拉

电阻允许有线或外部复位源的组合。一个RC

不需要电，作为DS87C530内部提供了这个功能。

XTAL1 ， XTAL2

- 晶振引脚XTAL1和XTAL2提供支持

对于并联谐振， AT切晶体。 XTAL1也作为一个输入，如果有一个

外部时钟源中发生的晶体。 XTAL2作为的输出

晶体放大器。

PSEN - 输出。

程序存储使能输出。此信号通常是

连接到可选的外部ROM的内存作为芯片使能。 PSEN将亲

韦迪的有源低脉冲和被驱动为高时，外部ROM是不是

访问。

ALE - 输出。

地址锁存使能输出功能的时钟锁存

外部地址LSB从P0口复用的地址/数据总线。

外部373家族的这个信号被共同连接到锁存使能

透明锁存器。 ALE为1.5 XTAL1周期的脉冲宽度和一个周期的

4 XTAL1周期。 ALE被强制为高时， DS87C530处于复位状态

化。 ALE可以通过写ALEOFF = 1 （ PMR.Z ）被禁用。当ALEOFF = 1，

ALE被强制为高。 ALE独立ALEOFF的运作过程中的外部

内存访问。

端口0 （ AD0-7 ） - I / O 。

端口0是漏极开路的8位双向I / O端口。如

复用功能端口0可作为复用的地址/数据总线功能

访问片外存储器。期间，当ALE为高电平时，a的LSB的时间

内存地址出现。当ALE下降为逻辑0 ，端口转换

到双向数据总线。这个总线是用来读取外部ROM和读/

写外部RAM存储器或外设。当作为一个存储器总线用的

提供高电平有效的驱动程序端口。端口0的复位状态是三态。

上拉电阻可通过P0口作为I / O端口时必需的。

端口1 - I / O 。

端口1用作两个8位双向I / O端口和一个

定时器2的I / O，新的外部中断，以及新的替代功能界面

串行端口1端口1的复位条件是与所有位为逻辑1。在这种状态下，

一个弱上拉保持较高的端口。这个条件也作为一个输入

模式，因为任何外部电路写入到该端口将克服薄弱

拉。在软件写一个0到任何端口引脚时， DS87C530将激活

一个强下拉，直到1写入或复位时剩下的。

写1后，该端口已经为0，将引起强烈的过渡司机

打开，接着一个较弱的维持上拉。一旦瞬时强

驱动器关闭，端口将再次输出高电平（输入）状态。该

端口1备用模式概述如下。

XTAL2

XTAL1

PSEN

ALE

3–10

48–52,

1–3

P0.0 （ AD0 ）

P0.1 （ AD1 ）

P0.2 （ AD2 ）

P0.3 （ AD3 ）

P0.4 （ AD4 ）

P0.5 （ AD5 ）

P0.6 （ AD6 ）

P0.7 （ AD7 ）

P1.0 – P1.7

022197 3/40

DS87C530

PLCC

TQFP

信号

名字

PORT

备用

T2EX

RXD1

TXD1

INT2

INT3

INT4

INT5

描述

功能

外部I / O定时器/计数器2

定时器/计数器2捕捉/重装触发

串行端口1输入

串行端口1输出

外部中断2 （上升沿检测）

外部中断3 （负边沿检测）

外部中断4 （模型正边沿检测）

外部中断5 （负边沿检测）

P2.0 （ AD8 ）

P2.1 （ AD9 ）

P2.2

(AD10)

P2.3

(AD11)

P2.4

(AD12)

P2.5

(AD13)

P2.6

(AD14)

P2.7

(AD15)

P3.0 – P3.7

P1.0

P1.1

P1.2

P1.3

P1.4

P1.5

P1.6

P1.7

端口2 （ A8-15 ） - I / O 。

端口2是一个双向I / O口。复位状态

端口2为逻辑高电平。在该状态下，弱上拉保持端口高。这

条件也作为一个输入模式中，因为任何外部电路写入

该端口将克服弱上拉。在软件写一个0到任何端口

引脚时， DS87C530将激活强下拉剩下的，直到

写1或复位。写1后，该端口已经为0，将导致

强烈的过渡司机打开，随后维持弱势拉了起来。

一旦瞬时强大的驱动器关闭，端口重新变为两

高输出和输入状态。作为一个复用端口2可以作为MSB功能

的外部地址总线。该总线可以用来读取外部ROM和

读/写外部RAM存储器或外设。

15–22

8–15

端口3 - I / O 。

端口3用作两个8位双向I / O端口和一个

对于外部中断，串口0 ，定时器0和替代功能界面

1输入， RD和WR信号。端口3的复位状态是所有位

在一个逻辑1。在这种状态下，弱上拉保持端口高。这种情况也

作为输入模式中，因为任何外部电路，写入端口将

克服弱上拉。在软件写一个0到任何端口引脚时，

DS87C530将激活强下拉剩下的，直到一个1

书面或复位。写1后，该端口已经为0，将导致

强转变的驱动程序来打开，随后维持弱上拉了起来。

一旦瞬时强大的驱动器关闭，端口重新变为两

高输出和输入状态。端口3的备用方式概述如下。

PORT

P3.0

P3.1

P3.2

P3.3

P3.4

P3.5

P3.6

P3.7

备用模式

RXD0

串口0的输入

TXD0

串行端口0输出

外部中断0

INT0

外部中断1

INT1

定时器0外部输入

定时器1外部输入

外部数据存储器写选通

外部数据存储器读选通

EA - 输入。

连接到接地端的强制DS87C530使用外部ROM 。

内部RAM仍然可以访问通过寄存器的设置来决定。连

EA到V

使用内部ROM 。

BAT

=输入。

连接到该保持的SRAM和RTC电源

当V

＆ LT ; V

BAT

。可被连接到一个3V锂电池或超级电容。

详情请参阅电气规格细节。

BAT

022197 4/40

DS87C530

PLCC

27, 28

TQFP

20, 21

信号

名字

RTCX2,

RTCX1

描述

RTCX2 ， RTCX1 - 计时结晶。

连接一个32.768 kHz晶振

RTCX2和RTCX1之间提供时基的实时时钟。

在DS87C530支持6 pF和12.5 pF的负载电容晶体，

通过下述的SFR位选择。为了防止噪音影响

RTC的RTCX2和RTCX1脚应该是后卫，环纹与GND2 。

NC - 保留。

这些引脚不能连接。它们被保留用于

用在家庭中的未来的设备使用。

2, 11,

13, 14,

40, 41

4, 6, 7,

33, 34,

兼容性

该DS87C530是一个完全静态CMOS兼容8051

微控制器设计的高性能。而

剩下的熟悉8051的用户，它有很多新为特色的

作上。在一般情况下，软件对现有8051写入

根据系统的工作原理不加修改的

DS87C530 。该异常是由于临界定时

高速微量执行其指令快得多

比原来对于任何给定晶振选择。该

DS87C530运行标准8051指令集。这是

没有引脚与其它8051兼容由于时间

保持结晶。

该DS87C530提供三个16位定时器/计数器，

全双工串行口（ 2 ）， 256字节的RAM直接加

1KB额外的MOVX RAM 。 I / O端口具有相同的

操作为标准的8051产品。计时器会

默认为12个时钟周期的每个操作，以保持自己的

定时与原8051系统兼容。不过，

定时器可单独设置，以在新的运行4

每个周期的时钟，如果需要的。不支持PCA 。

在DS87C530提供了几个新的硬件为特色的

通过新的特殊功能寄存器来实现作上。

下面提供这些特殊功能寄存器的总结。

是相同的指令。对大多数的指令

在DS87C530会看到完整的3比1的速度improve-

换货。有些指令会在1.5到2.4到

1改善。所有的指令都是比原稿快

最终8051 。

所有操作码的平均数值近似给出

三方共同一个2.5至1的速度提高。改善

个别课程将取决于实际的指令

系统蒸发散使用。速度敏感的应用将使

最普遍使用的是快三倍的说明。

然而， 3比1的绝对数量提高了操作码

使得有可能对任何显着的速度提升

代码。这些架构的改进和0.8

CMOS生产峰值指令周期在121纳秒（ 8.25

精神上无行为能力）。双数据指针功能还允许

用户在移动时消除浪费的说明

的存储器块。

指令集汇总

在DS87C530的所有指令执行相同的

作为其8051同行。他们的作用

位，标志和其它状态功能是相同的。然而

过，每一个指令的时序是不同的。这

既适用于钟表的绝对和相对数量。

对于实时事件绝对定时的定时

软件循环可以在使用一个表来计算

高速微控制器用户指南。不过，

计数器/定时器默认为每旧的12个时钟周期运行

递增。以这种方式，基于定时器的事件发生在

标准的时间间隔与软件执行更高的

速度。可选的定时器可以在每递增4个时钟运行

换货采取更快的处理器运行的优势。

两个指令的相对时间可能是在不同的

新的架构比以前。对于应试

PLE ，在原来的架构中， “ MOVX A ， @ DPTR ”

指令和“ MOV直接，直接”使用说明

性能概述

该DS87C530具有一个高速8051兼容

核心内容。更高的速度不仅来自增加

时钟频率，而是从一个新的，更有效的

设计。

此更新的核心不具有空存储

周期存在于一个标准的8051一conven-

tional 8051产生使用时钟机器周期

频率除以12。在DS87C530 ，相同的

机器周期为4个时钟周期。因此最快

指令， 1个机器周期，执行三次

更快相同的晶振频率。注意，这些

022197 5/40

DS87C530/DS83C530

EPROM / ROM微与实时时钟

www.dalsemi.com

特点

80C52-compatible

- 8051指令集兼容

- 4个8位I / O端口

- 3个16位定时器/计数器

- 256字节暂存RAM

大容量片上存储器

- 16 KB EPROM （ OTP ）

- 1 KB额外的片上SRAM用于MOVX

ROMSIZE功能

- 选择有效的从片上ROM大小

0至16kB的

- 允许访问整个外部存储器

地图

- 通过软件动态调整

- 可作为外接闪光灯引导块

非易失性功能

片上实时时钟W /闹钟

打断

备用电池支持1 KB的SRAM

高速架构

- 4个时钟/机器周期（ 8051 = 12 ）

- 运行DC至33 MHz的时钟速率

- 在121 ns单周期指令

- 双数据指针

- 可选变长MOVX访问

快/慢RAM /外设

电源管理模式

- 可编程的时钟源降低功耗

- 从运行（晶体/ 64 ）或（水晶/ 1024 ）

- 提供自动化硬件和软件

出口

EMI抑制模式禁止ALE

两个全双工硬件串行端口

高集成控制器包括：

- 掉电复位

- 预警电源故障中断

- 可编程看门狗定时器

14个中断源， 6个外部

包装外形

达拉斯

DS87C530

DS83C530

52引脚PLCC

52引脚CER QUAD

达拉斯

DS87C530

DS83C530

52引脚TQFP概要

1 44

112299

DS87C530/DS83C530

描述

在DS87C530 / DS83C530 EPROM / ROM微与实时时钟是8051兼容

微控制器的基础上，达拉斯高速核心。它使用每个指令周期4个时钟周期，而不是12

使用标准的8051还提供了外设的独特组合没有被广泛使用在其他

处理器。它们包括一个片上实时时钟（ RTC）和备用电池支持的片上

1K ×8 SRAM 。新的电源管理模式让软件选择降低功率运行

而仍在处理。

高性能的微控制器内核，实时时钟，电池供电的SRAM ，以及组合

电源管理使DS87C530 / DS83C530的理想仪器和便携式应用。它

还提供了其他的达拉斯高速微控制器发现一些外设。这包括两个

独立的串行端口， 2个数据指针，片上功率掉电检测和监控

看门狗定时器。

电源管理模式（ PMM ），允许软件选择较低的CPU时钟。虽然默认操作

使用每个机器周期4时钟， PMM运行的处理器每个周期64或1024的时钟。有一

相应的降低了功耗，当处理器速度放缓。

EMI抑制功能让软件选择的减排模式。这将禁用ALE

信号时，它是不需要的。

该DS83C530是专为大批量的DS87C530的工厂掩膜ROM版本，成本

敏感的应用。它是在所有方面的DS87C530相同的，所不同的是EPROM的16kB的是

由用户提供的应用程序替换。在DS87C530的功能的所有引用将适用于

在DS83C530 ，除特别注明EPROM特定的功能。请联系您当地的

Dallas Semiconductor公司的销售代表，订购信息。

注： DS87C530 / DS83C530是一个单片器件。用户必须提供外部电池或只有超级

帽和32.768 kHz的晶振计时已经永久供电报时或非易失性

内存。在DS87C530 / DS83C530提供了所有管理所需的支持和开关电路

这些资源。

订购信息

产品型号

DS87C530-QCL

DS87C530-QNL

DS87C530-KCL

DS87C530-ECL

DS87C530-ENL

DS83C530-QCL

DS83C530-QNL

DS83C530-ECL

DS83C530-ENL

包

52引脚PLCC

52引脚窗CERQUAD

52引脚TQFP

52引脚窗CERQUAD

52引脚TQFP

马克斯。时钟

速度

33兆赫

温度范围

0 ° C至70℃

-40 ° C至+ 85°C

0 ° C至70℃

-40 ° C至+ 85°C

0 ° C至70℃

-40 ° C至+ 85°C

0 ° C至70℃

-40 ° C至+ 85°C

2 44

DS87C530/DS83C530

DS87C530 / DS83C530框图

图1

引脚说明

表1

PLCC

1, 25

TQFP

18, 46

信号

名字

GND

CC2

GND2

RST

描述

- +5V.

处理器供电。

GND

- 处理器的数字电路的地。

CC2

- + 5V实时时钟供电。 V

CC2

从V隔离

从数字噪声隔离RTC 。

GND2

- 实时时钟电路接地。

RST - 输入。

该引脚包含一个施密特输入电压

识别外部高电平有效复位输入。该引脚还采用

内部下拉电阻，以允许有线的组合

或外部复位源。不是必需的RC为电，作为

该装置内部提供了这个功能。

XTAL1 ， XTAL2

- 晶体振荡器引脚提供支持

并联谐振， AT切晶体。 XTAL1也作为一个输入，如果

有一个地方晶体的外部时钟源。 XTAL2是

晶体放大器的输出端。

XTAL2

XTAL1

3 44

DS87C530/DS83C530

PLCC

TQFP

信号

名字

PSEN

描述

- 输出。

程序存储使能输出。这个信号是一个

芯片启用可选的外部ROM的内存。

PSEN

将

提供一个低电平脉冲和被驱动为高时，外部

ROM没有被访问。

ALE - 输出。

地址锁存使能输出锁存

外部地址的LSB从复用地址/数据总线上

的端口0 ，这个信号被共同连接到锁存使能

外置373系列透明锁存器。 ALE具有的脉冲宽度

1.5 XTAL1周期，周期为4 XTAL1周期。 ALE是

迫使高当设备处于复位状态。 ALE可

残疾人和强迫高通过写ALEOFF = 1 （ PMR.2 ）。 ALE

在外部存储器独立ALEOFF的工作

访问。

端口0 （ AD0-7 ） - I / O 。

端口0是一个开漏， 8位双向

I / O端口。作为一个复用端口0可以作为函数

复用的地址/数据总线访问片外存储器。中

当ALE为高时， LSB的一个存储器地址是在时间

呈现。当ALE下降为逻辑0时，端口转换到双

双向数据总线。这个总线是用来读取外部ROM和

读/写外部RAM存储器或外设。当用作用于

内存总线，端口为高电平有效的驱动程序。复位

端口0的条件是三态。上拉电阻，需要时

使用端口0作为I / O端口。

端口1 - I / O 。

端口1用作两个8位双向I / O的

端口和定时器2的I / O，新的替代功能界面

外部中断，以及新的串行端口1的复位条件

P1口是所有位为逻辑1。在这种状态下，弱上拉举行

港口高。这个条件也作为一个输入模式中，因为

任何外部电路写入端口将克服薄弱

上拉。在软件写一个0到任何端口，器件将

激活强下拉，留在直到一1

书面或复位。写1后，该端口已经处于0

会引起强烈的过渡司机打开，随后

维持弱上拉。一旦瞬时强大的推动力圈

断，端口将再次输出高电平（输入）状态。该

端口1备用模式概述如下。

端口复用

功能

P1.0 T2

外部I / O定时器/计数器2

P1.1 T2EX

定时器/计数器2捕捉/重装触发

P1.2 RXD1

串行端口1输入

P1.3 TXD1

串行端口1输出

P1.4 INT2

外部中断2 （上升沿检测）

外部中断3 （负边沿检测）

P1.5

INT3

P1.6 INT4

外部中断4 （上升沿检测）

P1.7

INT5

外部中断5 （负边沿检测）

4 44

ALE

P0.0 （ AD0 ）

P0.1 （ AD1 ）

P0.2 （ AD2 ）

P0.3 （ AD3 ）

P0.4 （ AD4 ）

P0.5 （ AD5 ）

P0.6 （ AD6 ）

P0.7 （ AD7 ）

3-10

48-52,

1-3

P1.0 - P1.7

DS87C530/DS83C530

PLCC

TQFP

信号

名字

P2.0 （ AD8 ）

P2.1 （ AD9 ）

P2.2 （ AD10 ）

P2.3 （ AD11 ）

P2.4 （ AD12 ）

P2.5 （ AD13 ）

P2.6 （ AD14 ）

P2.7 （ AD15 ）

描述

端口2 （ A8-15 ） - I / O 。

端口2是一个双向I / O口。复位

端口2的状态为逻辑高电平。在这种状态下，弱上拉举行

港口高。这个条件也作为一个输入模式中，因为

任何外部电路写入端口将克服薄弱

上拉。在软件写一个0到任何端口，器件将

激活强下拉，留在直到一1

书面或复位。写1后，该端口已经处于0

会引起强烈的过渡司机打开，随后

维持弱上拉。一旦瞬时强大的推动力圈

断，端口将再次同时输出高电平和输入状态。

作为一个复用功能端口2可以作为MSB功能

外部地址总线。该总线可以用来读取外部ROM

和读/写外部RAM存储器或外设。

端口3 - I / O 。

端口3既可以作为8位双向I / O

端口和外部中断的备用功能接口，

串行端口0 ，定时器0和1的投入，

和

选通信号。该

端口3的复位条件是与所有位为逻辑1。在这种状态下，一个

弱上拉拥有港口高。这个条件也作为

输入模式中，因为任何外部电路，写入端口将

克服弱上拉。在软件写一个0到任何端口

针，即保留在该装置将激活强下拉

直到1写入或复位。后写1

端口一直为0，将引起强烈的过渡司机打开，

其次是持续走弱的上拉。一旦瞬间

强大的驱动器关闭，端口将再次同时输出

高输入状态。端口3的替代模式概述

下文。

端口复用

功能

P3.0 RXD0

串口0的输入

P3.1 TXD0

串行端口0输出

外部中断0

P3.2

INT0

P3.3

INT1

外部中断1

P3.4 T0

定时器0外部输入

P3.5 T1

定时器1外部输入

P3.6

外部数据存储器写选通

外部数据存储器读选通

P3.7

- 输入。

连接到地使用外部ROM 。国内

RAM是仍然可以访问通过寄存器设置。连

到V

使用内部ROM 。

BAT

- 输入。

连接到保持SRAM中的电源

和RTC当V

＆ LT ; V

BAT

。可被连接到3V的锂

电池或超级电容。连接到GND ，如果电池将不被使用

与设备。

15-22

8-15

P3.0 - P3.7

BAT

5 44

DS87C530

初步

DS87C530

EPROM微与实时时钟

特点

包装外形

80C52兼容

–

8051指令集

4个8位I / O端口

3个16位定时器/计数器

256字节暂存RAM

大容量片上存储器

- 16KB的EPROM （ OTP）的

- 1KB额外的片上SRAM用于MOVX

ROMSIZE

特征

- 选择有效的从片上ROM大小

0至16kB的

- 允许访问整个外部存储器映射

- 通过软件动态调整

- 可作为外接闪光灯引导块

–

片上实时时钟W /闹钟中断

–

1kB的SRAM的电池备份支持

达拉斯

DS87C530

52引脚PLCC

52 -PIN CER QUAD

非易失性功能

高速架构

–

4时钟/机器周期（ 8051 = 12 ）

运行DC至33 MHz的时钟速率

在121 ns单周期指令

双数据指针

可选变长MOVX来访问

快/慢RAM /外设

达拉斯

DS87C530

52引脚TQFP概要

电源管理模式

- 可编程的时钟源降低功耗

- 从运行（晶体/ 64 ）或（水晶/ 1024 ）

- 提供自动化硬件和软件出口

描述

该DS87C530是8051兼容微控制器

基于所述达拉斯高速核心。它使用四个时钟

每个指令周期，而不是12所使用的标准

8051还提供了外设的独特组合不

广泛适用于其他处理器。它们包括

片上实时时钟（ RTC）和备用电池

一个片上1K ×8 SRAM支持。新的Power

管理模式允许软件选择降低

同时还处理能力运行。

EMI抑制模式禁止ALE

高集成控制器包括：

- 掉电复位

- 预警电源故障中断

- 可编程看门狗定时器

两个全双工硬件串行端口

14个中断源， 6个外部

ECopyright

1995年，由达拉斯半导体公司。

专利和其他知识产权，请参考

Dallas Semiconductor的数据手册。

022197 1/40

DS87C530

高性能微控制器的组合

芯，实时时钟，电池支持的SRAM ，和功率

管理使得DS87C530的理想仪器

ments和便携式应用。它还提供sev-

其他达拉斯高速发现ERAL外设

微控制器。这包括两个独立的串行

端口，两个数据指针，片上电源与显示器

掉电检测和看门狗定时器。

电源管理模式（ PMM ），允许软件

选择较低的CPU时钟。虽然默认的操作使用

每个机器周期4时钟， PMM运行亲

处理器在每个周期64或1024的时钟。有一个corre-

功耗时，时处理应的降

SOR减慢。

注意： DS87C530是一个单片器件。用户

必须提供外部电池或超级电容和一个

32.768千赫报时水晶有永久

供电的报时的或非易失性RAM中。该

DS87C530提供了所有的支持和开关税务局局长

cuitry需要管理这些资源。

订购信息

产品型号

DS87C530–QCL

DS87C530–QNL

DS87C530–KCL

DS87C530–ECL

DS87C530–ENL

包

52引脚PLCC

52引脚窗CERQUAD

52引脚TQFP

MAX 。时钟速度

33兆赫

温度范围

0 ° C至70℃

-40 ° C至+ 85°C

0 ° C至70℃

-40 ° C至+ 85°C

DS87C530框图

图1

BAT

RTCX1 RTCX2

GND

CC2

电池

控制

即时的

时钟

端口锁存器

端口0

P1.0–P1.7

端口1

定时器2

串行端口1

ALU REG 。 1

ALU REG 。 2

16K ×8

OTP

只读存储器

数据总线

PSW

ALU

堆栈指针

DPTR1

打断

逻辑

定时器1

串口0

PC ADDR 。 REG 。

时控

ACCESS

SFR RAM

地址

卜FF器

256字节

SFR 8 RAM

PC增量

地址总线

P3.0–P3.7

端口锁存器

指令

解码

电源控制REG 。

看门狗REG 。

钟和

内存控制

振荡器

看门狗定时器

RESET

控制

电源监视器

XTAL2

XTAL1

022197 2/40

PSEN

GND

ALE

RST

VCC

P2.0–P2.7

端口3

端口2

中断REG 。

DPTR0

端口锁存器

PROG 。计数器

定时器0

AD0–AD7

B注册

端口锁存器

累加器

1K ×8

SRAM

DS87C530

引脚说明

表1

PLCC

1,25

TQFP

18, 46

信号

名字

GND

CC2

GND2

RST

描述

– +5V.

处理器供电。

GND

- 处理器的数字电路的地。

CC2

- + 5V实时时钟供电。

GND2

- 实时时钟电路接地。

RST - 输入。

RST输入管脚包含一个施密特输入电压识别

外部高电平有效复位输入。该引脚还采用了内部下拉

电阻允许有线或外部复位源的组合。一个RC

不需要电，作为DS87C530内部提供了这个功能。

XTAL1 ， XTAL2

- 晶振引脚XTAL1和XTAL2提供支持

对于并联谐振， AT切晶体。 XTAL1也作为一个输入，如果有一个

外部时钟源中发生的晶体。 XTAL2作为的输出

晶体放大器。

PSEN - 输出。

程序存储使能输出。此信号通常是

连接到可选的外部ROM的内存作为芯片使能。 PSEN将亲

韦迪的有源低脉冲和被驱动为高时，外部ROM是不是

访问。

ALE - 输出。

地址锁存使能输出功能的时钟锁存

外部地址LSB从P0口复用的地址/数据总线。

外部373家族的这个信号被共同连接到锁存使能

透明锁存器。 ALE为1.5 XTAL1周期的脉冲宽度和一个周期的

4 XTAL1周期。 ALE被强制为高时， DS87C530处于复位状态

化。 ALE可以通过写ALEOFF = 1 （ PMR.Z ）被禁用。当ALEOFF = 1，

ALE被强制为高。 ALE独立ALEOFF的运作过程中的外部

内存访问。

端口0 （ AD0-7 ） - I / O 。

端口0是漏极开路的8位双向I / O端口。如

复用功能端口0可作为复用的地址/数据总线功能

访问片外存储器。期间，当ALE为高电平时，a的LSB的时间

内存地址出现。当ALE下降为逻辑0 ，端口转换

到双向数据总线。这个总线是用来读取外部ROM和读/

写外部RAM存储器或外设。当作为一个存储器总线用的

提供高电平有效的驱动程序端口。端口0的复位状态是三态。

上拉电阻可通过P0口作为I / O端口时必需的。

端口1 - I / O 。

端口1用作两个8位双向I / O端口和一个

定时器2的I / O，新的外部中断，以及新的替代功能界面

串行端口1端口1的复位条件是与所有位为逻辑1。在这种状态下，

一个弱上拉保持较高的端口。这个条件也作为一个输入

模式，因为任何外部电路写入到该端口将克服薄弱

拉。在软件写一个0到任何端口引脚时， DS87C530将激活

一个强下拉，直到1写入或复位时剩下的。

写1后，该端口已经为0，将引起强烈的过渡司机

打开，接着一个较弱的维持上拉。一旦瞬时强

驱动器关闭，端口将再次输出高电平（输入）状态。该

端口1备用模式概述如下。

XTAL2

XTAL1

PSEN

ALE

3–10

48–52,

1–3

P0.0 （ AD0 ）

P0.1 （ AD1 ）

P0.2 （ AD2 ）

P0.3 （ AD3 ）

P0.4 （ AD4 ）

P0.5 （ AD5 ）

P0.6 （ AD6 ）

P0.7 （ AD7 ）

P1.0 – P1.7

022197 3/40

DS87C530

PLCC

TQFP

信号

名字

PORT

备用

T2EX

RXD1

TXD1

INT2

INT3

INT4

INT5

描述

功能

外部I / O定时器/计数器2

定时器/计数器2捕捉/重装触发

串行端口1输入

串行端口1输出

外部中断2 （上升沿检测）

外部中断3 （负边沿检测）

外部中断4 （模型正边沿检测）

外部中断5 （负边沿检测）

P2.0 （ AD8 ）

P2.1 （ AD9 ）

P2.2

(AD10)

P2.3

(AD11)

P2.4

(AD12)

P2.5

(AD13)

P2.6

(AD14)

P2.7

(AD15)

P3.0 – P3.7

P1.0

P1.1

P1.2

P1.3

P1.4

P1.5

P1.6

P1.7

端口2 （ A8-15 ） - I / O 。

端口2是一个双向I / O口。复位状态

端口2为逻辑高电平。在该状态下，弱上拉保持端口高。这

条件也作为一个输入模式中，因为任何外部电路写入

该端口将克服弱上拉。在软件写一个0到任何端口

引脚时， DS87C530将激活强下拉剩下的，直到

写1或复位。写1后，该端口已经为0，将导致

强烈的过渡司机打开，随后维持弱势拉了起来。

一旦瞬时强大的驱动器关闭，端口重新变为两

高输出和输入状态。作为一个复用端口2可以作为MSB功能

的外部地址总线。该总线可以用来读取外部ROM和

读/写外部RAM存储器或外设。

15–22

8–15

端口3 - I / O 。

端口3用作两个8位双向I / O端口和一个

对于外部中断，串口0 ，定时器0和替代功能界面

1输入， RD和WR信号。端口3的复位状态是所有位

在一个逻辑1。在这种状态下，弱上拉保持端口高。这种情况也

作为输入模式中，因为任何外部电路，写入端口将

克服弱上拉。在软件写一个0到任何端口引脚时，

DS87C530将激活强下拉剩下的，直到一个1

书面或复位。写1后，该端口已经为0，将导致

强转变的驱动程序来打开，随后维持弱上拉了起来。

一旦瞬时强大的驱动器关闭，端口重新变为两

高输出和输入状态。端口3的备用方式概述如下。

PORT

P3.0

P3.1

P3.2

P3.3

P3.4

P3.5

P3.6

P3.7

备用模式

RXD0

串口0的输入

TXD0

串行端口0输出

外部中断0

INT0

外部中断1

INT1

定时器0外部输入

定时器1外部输入

外部数据存储器写选通

外部数据存储器读选通

EA - 输入。

连接到接地端的强制DS87C530使用外部ROM 。

内部RAM仍然可以访问通过寄存器的设置来决定。连

EA到V

使用内部ROM 。

BAT

=输入。

连接到该保持的SRAM和RTC电源

当V

＆ LT ; V

BAT

。可被连接到一个3V锂电池或超级电容。

详情请参阅电气规格细节。

BAT

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DS87C530

PLCC

27, 28

TQFP

20, 21

信号

名字

RTCX2,

RTCX1

描述

RTCX2 ， RTCX1 - 计时结晶。

连接一个32.768 kHz晶振

RTCX2和RTCX1之间提供时基的实时时钟。

在DS87C530支持6 pF和12.5 pF的负载电容晶体，

通过下述的SFR位选择。为了防止噪音影响

RTC的RTCX2和RTCX1脚应该是后卫，环纹与GND2 。

NC - 保留。

这些引脚不能连接。它们被保留用于

用在家庭中的未来的设备使用。

2, 11,

13, 14,

40, 41

4, 6, 7,

33, 34,

兼容性

该DS87C530是一个完全静态CMOS兼容8051

微控制器设计的高性能。而

剩下的熟悉8051的用户，它有很多新为特色的

作上。在一般情况下，软件对现有8051写入

根据系统的工作原理不加修改的

DS87C530 。该异常是由于临界定时

高速微量执行其指令快得多

比原来对于任何给定晶振选择。该

DS87C530运行标准8051指令集。这是

没有引脚与其它8051兼容由于时间

保持结晶。

该DS87C530提供三个16位定时器/计数器，

全双工串行口（ 2 ）， 256字节的RAM直接加

1KB额外的MOVX RAM 。 I / O端口具有相同的

操作为标准的8051产品。计时器会

默认为12个时钟周期的每个操作，以保持自己的

定时与原8051系统兼容。不过，

定时器可单独设置，以在新的运行4

每个周期的时钟，如果需要的。不支持PCA 。

在DS87C530提供了几个新的硬件为特色的

通过新的特殊功能寄存器来实现作上。

下面提供这些特殊功能寄存器的总结。

是相同的指令。对大多数的指令

在DS87C530会看到完整的3比1的速度improve-

换货。有些指令会在1.5到2.4到

1改善。所有的指令都是比原稿快

最终8051 。

所有操作码的平均数值近似给出

三方共同一个2.5至1的速度提高。改善

个别课程将取决于实际的指令

系统蒸发散使用。速度敏感的应用将使

最普遍使用的是快三倍的说明。

然而， 3比1的绝对数量提高了操作码

使得有可能对任何显着的速度提升

代码。这些架构的改进和0.8

CMOS生产峰值指令周期在121纳秒（ 8.25

精神上无行为能力）。双数据指针功能还允许

用户在移动时消除浪费的说明

的存储器块。

指令集汇总

在DS87C530的所有指令执行相同的

作为其8051同行。他们的作用

位，标志和其它状态功能是相同的。然而

过，每一个指令的时序是不同的。这

既适用于钟表的绝对和相对数量。

对于实时事件绝对定时的定时

软件循环可以在使用一个表来计算

高速微控制器用户指南。不过，

计数器/定时器默认为每旧的12个时钟周期运行

递增。以这种方式，基于定时器的事件发生在

标准的时间间隔与软件执行更高的

速度。可选的定时器可以在每递增4个时钟运行

换货采取更快的处理器运行的优势。

两个指令的相对时间可能是在不同的

新的架构比以前。对于应试

PLE ，在原来的架构中， “ MOVX A ， @ DPTR ”

指令和“ MOV直接，直接”使用说明

性能概述

该DS87C530具有一个高速8051兼容

核心内容。更高的速度不仅来自增加

时钟频率，而是从一个新的，更有效的

设计。

此更新的核心不具有空存储

周期存在于一个标准的8051一conven-

tional 8051产生使用时钟机器周期

频率除以12。在DS87C530 ，相同的

机器周期为4个时钟周期。因此最快

指令， 1个机器周期，执行三次

更快相同的晶振频率。注意，这些

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