DS38464
描述
该DS38464是一个自包含的2621440位，非易失性静态RAM，它是作为一个64K X
40内存。使用三个64K ×16的SRAM ， 1非易失性控制IC ，以及一个锂电池内置，
这种非易失性存储器包含所有必要的控制电路和锂电池，以
保持在无电源的时间超过6年的数据完整性。该DS38464采用
流行的JEDEC标准72位SIMM连接方案，无需额外的电路。
读取模式
该DS38464执行一个读周期，每当我们\\处于非活动状态（高）和CE \\和OE \\有效（低） 。
由16个地址输入指定的唯一地址（A
0
- A
15
）定义的数据的字节将是
从所选择的SRAM的访问。有效的数据将提供给内吨的数据输出驱动器
加
（访问时间）的最后一个地址输入信号稳定后，提供了CE \\和OE \\访问时间
还纳。如果OE \\和CE \\访问时间不满意，那么数据的访问必须从被测量
后来出现的信号（ CE \\或OE \\ ）和限制参数是吨
CO
对于CE \\或T
OE
对于OE \\而
于T
加
.
写模式
该DS38464时执行两个WE \\和CE \\信号在有效（低）状态的写入周期
地址后输入是稳定的。的CE \\或后来发生的下降沿WE \\将决定开始
写周期。写周期是由行政长官早前上升沿终止\\或WE \\ 。所有地址
输入必须保持有效的整个写周期。 WE \\必须回到高电平状态最少
恢复时间（t
WR
）另一个循环之前可以启动。在OE \\控制信号应保持不活跃
（高）在写周期，以避免总线冲突。但是，如果启用输出驱动器（ CE \\和
OE \\活跃的），那么我们\\将禁止在T输出
ODW
从它的下降沿。
数据保持方式
该DS38464为V全功能的能力
CC
大于3.0伏，写保护2.8
伏。数据被保持在无Ⅴ的
CC
无需任何额外的支持电路。该
非易失性静态RAM连续监视V
CC
。如若电源电压衰减的NV SRAM
自动写入保护自己，所有的输入变得“不关心” ，所有输出变为高
阻抗。由于V
CC
下降到低于大约2.5伏时，功率开关电路连接的锂
能源到RAM中保留的数据。在上电期间，当V
CC
高于约2.5
伏，功率开关电路连接外部V
CC
到RAM中，并断开锂
能量源。 V后正常RAM操作就可以恢复
CC
超过3.0伏。
电池监控
该DS38464自动执行上一个24小时的时间间隔周期性电池电压监测。
这种监测开始T内
REC
经过V
CC
上升约V
TP
而被暂停的时候停电
发生。
以后每24小时时段已经过去时，所述电池连接到一个内部1MW测试电阻为1
第二个。在这1秒中，如果电池电压低于电池电压跳闸点（ 2.6V ），则
电池报警输出BW \\断言。一旦断言， BW \\保持有效，直到SIMM被替换。
电池每V后仍然重新测试
CC
电时，即使带宽\\是活动的。如果电池电压
发现比在这样的测试2.6V较高， BW \\撤除，并经常24小时测试
重新开始。 BW \\具有漏极开路输出驱动器。
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