DS2143/DS2143Q
E1控制器
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特点
E1 / ISDN -PRI收发器取景
帧到CAS ， CCS和CRC4格式
并行控制端口
板载2帧弹性缓存滑动缓冲器
提取或插入CAS信令位
可编程输出时钟进行分档E1
链接， DS0环回，并引出和插入
应用
板载萨数据链路支持电路
FEBE E-位检测，计数，
GENERATION
与DS2141A T1控制器引脚兼容
5V电源;低功率（ 50毫瓦） CMOS
可提供40引脚DIP和44引脚PLCC
(DS2143Q)
引脚分配
TCLK
TSER
TCHCLK
TPOS
TNEG
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
BTS
RD （ DS ）
CS
ALE （ AS ）
WR （R / W）的
RLINK
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
VDD
TSYNC
TLINK
tlCLK
INT1
INT2
RLOS / LOTC
TCHBLK
RCHBLK
LI_CS
LI_CLK
LI_SDI
系统时钟
RNEG
RPOS
rsync的
RSER
RCHCLK
RCLK
RLCLK
40引脚DIP （ 600密耳）
TNEG
TPOS
TCHCLK
TSER
TCLK
VDD
TSYNC
TLINK
tlCLK
INT1
INT2
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
BTS
RD （ DS ）
NC
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
5
4
3
2
1
44
43
42
41 40
39
38
37
36
35
44引脚PLCC
34
33
32
31
30
29
28
RLOS / LOTC
TCHBLK
RCHBLK
LI_CS
LI_CLK
LI_SDI
NC
NC
系统时钟
RNEG
RPOS
描述
该DS2143是一个综合性，软件驱动的E1成帧器。它的目的是作为从属或协处理器
一个微控制器或微处理器。通过并行控制端口快速访问允许单个微观到
处理多个E1线路。该DS2143是非常灵活的，可配置成通过无数的方向
软件。该装置的软件取向允许用户修改他们的设计，以符合
未来E1规格的变化。该控制器包括一组69的8位内部寄存器，用户
1 44
112099
NC
CS
ALE （ AS ）
WR （R / W）的
RLINK
VSS
RLCLK
RCLK
RCHCLK
RSER
rsync的
DS2143/DS2143Q
可以访问。这些内部寄存器用于从E1配置设备，将获得的信息
链接。该器件完全符合人升最新的E1规范，包括CCITT G.704 ， G.706和
G.732.
1.0简介
在DS2143 E1控制器有四个主要部分：接收端，发送端，线路接口
控制器，并行控制端口。见框图。在接收端，该装置将
时钟在通过RPOS和RNEG引脚串行E1的流。同步器将定位架和
多帧模式，并建立了各自的立场。此信息将被用于的其余
在接收侧的电路。
的DS2143是“离线”成帧器，这意味着，所有的E1串行流进入装置的
就会有结果不变。一旦E1数据被成帧为，信令数据可以被提取。
两帧的弹性存储器可以被使能或旁通。
在TSER发送端时钟在非成帧E1流，在成帧模式和添加
信令。线路接口控制端口将更新包含一个串行端口线的接口设备。该
并行控制端口包含一个多路地址和数据结构，它可以连接到任何一个
微控制器或微处理器。
读者的注意：
本数据表中假定E1的操作环境中的一个特定的命名法。有32个8位
在E1系统，是数字0到31时隙0时隙发送第一和第一次收到。
这32个时隙也被称为信道为1的编号方案，以32 0时隙是
相同的信道1 ，时隙1是相同的信道2 ，依此类推。每个时隙（或信道）是由
向上的8位，它们的编号为18位数字1是MSB并且首先被发送。比特数是8
在LSB和传输最后。贯穿本说明书，下面的缩写将被采用：
FAS
CRC4
CAS
CCS
MF
Sa
Si
E-位
帧定位信号
循环冗余校验
随路信令
公共信道信令
复
额外的位
国际位
CRC4错误位
2 44
DS2143/DS2143Q
引脚说明
表1
针
1
2
3
符号
TCLK
TSER
TCHCLK
TYPE
描述
I
传输时钟。
2.048 MHz的主时钟。时钟必须是
应用在TCLK引脚并行端口正常运行。
I
发送串行数据。
发送NRZ串行数据，采样到
TCLK下降的边缘。
O
发送通道时钟。
256 kHz的时钟脉冲而在高
LSB的每个信道的。有用的并行 - 串行转换
信道的数据。参见第13节时序细节。
O
双极传输数据。
更新TCLK的上升沿。为
光链路，可以被编程为输出NRZ数据。
I / O
地址/数据总线。
8位复用的地址/数据总线。
I
总线类型选择。
表带高选择Motorola总线时序;背带
低选择英特尔总线时序。该引脚控制功能
RD
（ DS ） ， ALE （ AS ） ，以及
WR
(R/
W
）引脚。如果BTS = 1，则这些引脚
假设在括号中列出的函数（ ） 。
I
读输入（数据选通） 。
I
片选。
必须低到读取或写入的端口。
I
地址锁存使能（地址选通脉冲） 。
一个正向边缘
用于解复用总线。
I
写输入（读/写） 。
O
接收链路数据。
输出萨位。参见第13节时间
详细信息。
-
信号地。
0.0伏。
O
接收链路时钟。
4 kHz至20 kHz的时钟需求为
RLINK输出。受控于RCR2 。参见第13节时间
详细信息。
I
接收时钟。
2.048 MHz的主时钟。时钟必须应用
在RCLK引脚并行端口正常运行。
O
接收通道时钟。
256 kHz的时钟脉冲而在高
LSB的每个信道的。有用的用于串行到并行转换的
信道的数据。参见第13节时序细节。
O
接收串行数据。
收到的NRZ串行数据，更新不断上升
RCLK的边缘。
I / O
接收同步。
提取的脉冲， 1 RCLK宽，输出这
销识别任一帧（ RCR1.6 = 0）或复
边界（ RCR1.6 = 1）。如果弹性存储器经由启用
RCR2.1 ，那么该引脚可启用是通过RCR1.5输入时
其中一帧边界脉冲被施加。参见第13节时间
详细信息。
I
接收双极数据输入。
采样RCLK下降的边缘。
绑在一起来接收NRZ数据和禁用BPV监控
电路。
I
系统时钟。
1.544 MHz或2.048 MHz的时钟。只有当使用
弹性存储功能经由RCR2.1启用。要绑
低中不使用的弹性存储器的应用程序。
4
5
6-13
14
TPOS
TNEG
AD0-AD7
BTS
15
16
17
18
19
20
21
RD
（ DS）的
CS
ALE （ AS ）
WR
(R/
W
)
RLINK
V
SS
RLCLK
22
23
RCLK
RCHCLK
24
25
RSER
rsync的
26
27
28
RPOS
RNEG
系统时钟
4 44
DS2143/DS2143Q
针
29
符号
LI_SDI
30
LI_CLK
31
LI_
CS
32
33
RCHBLK
TCHBLK
34
RLOS / LOTC
35
36
INT2
INT1
37
tlCLK
38
TLINK
39
TSYNC
40
VDD
TYPE
描述
O
串行端口的数据线接口。
直接连接到
该线路接口上的SDI输入引脚。参见第12和13
时序细节。
O
串口时钟为线路接口。
直接连接到
该线路接口上的输入SCLK引脚。参见第12和13
时序细节。
O
串口片选线接口。
直接连接
对
CS
该线路接口上的输入管脚。参见第12和13
时序细节。
O
接收/发送通道阻滞。
用户可编程输出
可以在任何32个E1通道被强制为高或低。
有用阻止时钟在串行UART或LAPD控制器
应用中，并不是所有的E1信道使用，如分数
E1或ISDN -PRI 。也定位在各个通道有用
降和插入应用程序。详情请参见第9和第13 。
O
接收发送时钟同步/丢失的损失。
双功能
输出。如果TCR2.0 = 0 ，则该引脚将切换高的时
同步器搜索的E1帧和多帧。如果
TCR2.0 = 1，则该引脚将切换高，如果TCLK引脚有没有
切换为5
s.
O
接收报警中断2 。
在条件旗主控制器
在状态寄存器2，低电平有效，漏极开路输出的定义。
O
接收报警中断1 。
报警时旗主控制器
在状态寄存器1，低电平有效，漏极开路定义的条件
输出。
O
传输链路时钟。
4 kHz至20 kHz的时钟需求为
TLINK输入。受控于TCR2 。参见第13节时间
详细信息。
I
传输链路数据。
如果启用，此引脚上的采样
TCLK下降边缘插入萨位。参见第13节时间
详细信息。
I / O
传输同步。
一个脉冲，在该引脚将建立要么框架或
CAS多帧边界的DS2143 。通过TCR1.1中，
DS2143可以被编程为输出任一帧或者多帧
脉冲在这个引脚。参见第13节时序细节。
-
正电源。
5.0伏。
5 44
QQ：2880707522 复制
