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DS1WM
综合1 -Wire总线主机
www.maxim-ic.com
特点
内存映射到任何标准的字节级数据
总线。
通过内部消除了CPU “位拆裂”
生成所有的1-Wire时序和控制信号。
产生中断,以提供更有效
编程。
搜索ROM加速器减轻CPU从任何
就在1-Wire单个位的运算
总线。
能够从4流失任何系统时钟的
兆赫到128兆赫。
小尺寸:全数字化设计,只有3470门。
应用范围包括含有1-任何电路
线通信总线。
支持标准和高速1-Wire
通信速度
支持强上拉的规格。
在Verilog和VHDL提供硕士
支持单比特的传输。
提供了长线的条件增加了支持。
客户ASIC
国内
数据总线
1-Wire
TM
1-Wire
公共汽车
引体向上
控制
打断
描述
随着越来越多的1 - Wire器件的面世,越来越多的用户要处理的要求
生成的1-Wire信号传达给他们。这通常需要“逐位”上的一个端口引脚
微处理器,以及具有该微处理器执行所需的1-Wire定时功能
协议。而1线传输可被中断中的字节,它不能在中断
有点时间段的“低”的时间;这意味着,由CPU将被闲置长达60微秒的每个比特
产生1 -Wire复位时,发送至少480微秒。 1- Wire主机帮助用户处理
沟通,在他们的系统1 - Wire器件,而不占用宝贵的CPU周期。集成到
用户的ASIC作为一个1 -Wire端口时, Verilog或VHDL核心采用小的芯片面积( 3470门加2键
垫) 。
该电路被设计为存储器映射到用户的系统,并提供了完整的控制
1 - Wire总线通过8位或单命令。主机CPU负载的命令,读取和写入数据,并
设置中断通过六个独立的寄存器控制。所有1-Wire总线的定时和控制的是
内产生。主机只需要加载的命令或数据,并且然后可以继续绕其
业务。当总线活动已经产生响应, CPU需要接收时, 1 -Wire主机
设定一个状态位,并且如果启用,将产生一个中断给CPU 。除了写和读
简化, 1 -Wire主机还提供了搜索ROM加速器功能减轻CPU
从具有到1- Wire总线上执行复杂的单个位的操作。
1 - Wire是Dallas半导体公司,美信集成产品公司的全资子公司,公司的注册商标。
1的20
091707
DS1WM
在1-Wire总线的操作进行了详细的描述
iButton的标准书
[1];因此,
详情为何不将本文档中讨论。每个从属设备,通常,具有其自身的一组
即进行了详细的设备的数据手册中描述的命令。用户被称为这些文件
查看详细具体的从属实施。
框图
INTR
中断寄存器
INT使能寄存器
打断
控制
逻辑
D0-D7
数据总线
卜FF器
控制寄存器
命令寄存器
A0
A1
A2
ADS
RD
WR
EN
接收缓冲区
接收移位寄存器
控制
逻辑
发送缓冲区
1-WIRE
定时
控制
DQ
OWSTPZ
TX移位寄存器
MR
RESET
时钟DIV注册
CLK
时钟
分频器
引脚说明
下面描述所有的块I / O管脚的功能。在以下的说明中, 0表示
逻辑低和1表示逻辑高。
A0, A1, A2,
注册选择:连接到这三个输入地址信号选择寄存器用于CPU
要读取或数据传输过程中写入。寄存器和它们的地址的表如下所示。
iButton的是达拉斯半导体公司,美信集成产品公司的全资子公司, Inc.的注册商标。
2 20
DS1WM
注册地址
A2
0
0
0
0
1
1
A1
0
0
1
1
0
0
A0
0
1
0
1
0
1
注册
命令寄存器(读/写)
发送缓冲区(写) ,接收缓冲区(读)
中断寄存器(读)
中断使能寄存器(读/写)
时钟分频寄存器(读/写)
控制寄存器(读/写)
ADS
,地址选通:积极的地址选通脉冲的上升沿(
ADS
)信号锁存注册
选择( A0,A1, A2),到内部锁存器。前提是建立和保持时序观测,
ADS
五月
接低电平使锁存器是透明的。
CLK ,
时钟输入:这是一个(优选) 50%占空比的时钟,其范围可以从4兆赫到128兆赫。
该时钟提供用于1-Wire总线的定时。
D7-D0,
数据总线:该总线包括八个输入/输出线。该总线提供双向
1- Wire主机和CPU之间的通信。数据,控制字和状态信息是
从这个D7-D0数据总线传送。
DQ ,
1线数据线:此开漏线是在1-Wire双向数据总线。 1 -Wire从器件
连接到该引脚。该引脚必须通过一个外部电阻,名义上5 kΩ的上拉为高电平。
EN
,启用:
EN
低, 1 -Wire主机启用;这个信号作为该设备的芯片使能。
这使得1 -Wire主机和CPU之间的通信。
INTR ,
中断:该线变为激活状态时,中断类型中的任何一个具有活动
高的条件,通过中断使能寄存器使能。的INTR信号被复位到非活动
当中断寄存器读取状态。
先生,
主复位:当此输入为高电平时,它会清除所有的寄存器和1-Wire总线的控制逻辑
硕士,并设置INTR为默认激活状态,这是很高的。
RD
,阅读:该引脚在一个读周期驱动总线。当电路被使能时,CPU可以读
从通过驱动选择的寄存器的状态信息或数据
RD
低。
RD
WR
绝不应
同时低;如果是这样,
WR
优先。
STPZ ,
强上拉使能:该引脚驱动绕过的p沟道晶体管的栅极
弱上拉电阻,以提供从设备具有用于高电流的刚性电源
应用程序。
WR
,收件:该引脚在写周期期间驱动总线。当
WR
为低,而电路被使能,
CPU可以写入控制字或数据转换成所选择的寄存器。
RD
WR
不应该是低
同时,如果是这样,
WR
优先。
操作 - COMMANDS
1- Wire主机可以生成除了在总线上两个特殊的命令来读取和写入。该
第一个是1 -Wire复位,必须先在总线上发出的任何命令。其次, 1 -Wire主机
可以放入ROM搜索加速器模式,以防止主机从具有执行单个位
公交车的搜索ROM操作( 0xF0h )时的操作。有关复位或搜索信息
3 20
DS1WM
ROM命令参见[ 1 ] 。除了这两个功能,命令寄存器包含两个位
绕过1 -Wire主机功能和直接控制1 -Wire总线。
命令寄存器(读/写)
地址。 00H
X
最高位
默认值: 08H
OW_IN
FOW
SRA
1WR
最低位
X
X
X
第3位 - OW_IN :
OW输入。该位始终反映的1 -Wire总线的当前状态。
第2位 - FOW :
空军一号线。该位可被用来绕过1 -Wire主机操作和驱动总线
如果直接需要。设置此位为高驱动总线为低电平,直到它被清除或1 -Wire主机复位。
而1 -Wire总线保持低电平没有其他的1 -Wire主机操作会发挥作用。通过控制
时间该位设置而当线采样点的长度,任何1 -Wire通信可
由主控制器生成的。为了防止意外写入的总线,在该EN_FOW位
控制寄存器必须设置为1之前, FOW位将起作用。该位被清为0
上电或主复位。
第1位 - SRA :
搜索ROM加速器。当该位被置位, 1 -Wire主机将切换至搜索
ROM加速器模式。 (见“搜索ROM加速器的说明”的功能,其余
描述。)当此位被设置为0时,主节点将在它的正常模式运作。该位清0
上电或主复位。
位0 - 1WR :
1 - Wire复位。如果该位被置位复位将在1 -Wire总线上产生。设置此位
自动清除SRA位。该1WR位将被立即自动清除的1 -Wire复位
完成。 1- Wire主机会设置设备检测中断标志位( PD ) ,当复位完成
和足够的时间,存在检测到发生已经过去。存在的结果检测将
摆在中断寄存器位PDR 。如果存在检测接收到的脉冲PDR将被清除,
否则将被设置。
搜索ROM加速器说明
搜索ROM加速器模式的前提是,其次是搜索ROM命令复位
( 0xF0h )已发行的1 -Wire总线上。有关如何在搜索ROM实际上是做细节
在1-Wire总线系统,请参见[1] 。简单地说,算法指定总线主机读取两个位
(有点和它的补码) ,然后写一个位来指定哪些设备应该保持总线上进一步
处理。
之后的1 -Wire主机放置在搜索ROM加速器模式下,CPU必须发送16字节
完成一次搜索ROM通1- Wire总线上。这些字节的结构如下:
科幻RST字节
7
6
5
4
3
2
1
0
r
3
x
3
16
th
字节
7
6
r
2
5
x
2
4
r
1
3
x
1
2
r
0
1
x
0
0
r
63
x
63
r
62
x
62
r
61
x
61
r
60
x
60
在这个方案中,索引(值从0到63中,“n ” )指定的位中的一个ROM中的ID的位置
1 - Wire器件。字符“×”的标记位充当填料,不要求一个特定的值(不
关注位) 。字符的“r”指定所选择的位值,以在壳体的写在该特定位
ROM查找的执行过程中发生冲突。
4 20
DS1WM
对于每一个位位置n的1 -Wire主机(从0到63的值)会产生对1三个时隙
Wire总线。这些被引用为:
b0
b1
b2
对于第一时隙(读数据)
对于第二时隙(读数据),并
为第三时隙(写数据) 。
1- Wire主机确定时隙B2型(写1或写0 ),如下所示:
b2
= r
n
如果发生冲突(如所选择的主机)
= b
0
如果没有冲突(别无)
= 1,如果错误(没有反应)
响应字节,这将是在数据寄存器用于CPU在经过一个完整的传递给阅读
搜索使用的搜索加速器ROM功能包括16个字节,如下所示:
科幻RST字节
7
6
5
4
3
2
1
0
r’
3
d
3
等等
16
th
字节
7
6
r’
2
d
2
r’
1
d
1
r’
0
d
0
5
4
3
2
1
0
r’
63
d
63
r’
62
d
62
r’
61
d
61
r’
60
d
60
如前,该指数表示在1-Wire器件的ROM中的ID的位的位置。性格
“D”标记的差异标志的特定位的位置。差异标志为1 ,如果有一个
冲突或在特定位的位置没有任何反应,否则为0 。字符“ R' ”标志着
实际选择的路径在该特定比特位置。所选择的路径是相同的B2的特定位
该ROM ID的位置。
执行一个开始,所有位为r的搜索ROM序列号
n
为0。如果总线错误,所有的
随后的响应位R'
n
均为1 ,直到搜索加速器停用通过写0位的1
命令寄存器。因此,在r '
63
和D
63
都是1 ,则搜索过程期间已经发生了错误,并
最后一个序列必须被重复。否则, R'
n
( n = 0的... 63 )是一个具有该装置的ROM码
被发现和解决。当搜索ROM过程完成的SRA位应该被清除
为了释放1 -Wire主机从搜索ROM加速器模式。
在接下来的搜索ROM过程中,重新使用以前的集合R
n
( n = 0时...... 63 ),但套
m
为1, “m”的
为最高差异标志是1 ,并设置所有r的指数数
i
0与我>米。这
过程被重复,直到最高的差异发生在相同的比特位置为两个连续的
通行证。
5 20
DS1WM
综合1 -Wire总线主机
www.maxim-ic.com
特点
§
§
§
§
§
§
§
§
§
内存映射到任何标准的字节宽
数据总线。
通过内部消除了CPU “位拆裂”
生成所有的1-Wire
定时和控制
信号。
产生中断,以提供更多的
高效的编程。
搜索ROM加速器减轻CPU从
1- Wire总线的任何单个位的运算。
支持高速模式和从
中断。
能够从运行过任何的系统时钟的
3.2MHz的到128MHz 。
小尺寸:全数字化设计,只有1500门。
提供Verilog和VHDL 。
应用范围包括含有任何电路
1 -Wire通信总线。
客户ASIC
国内
数据总线
1-Wire
1-Wire
公共汽车
打断
描述
随着越来越多的1 - Wire器件的面世,越来越多的用户要处理的要求
生成的1-Wire信号传达给他们。这通常需要“逐位”上的一个端口引脚
微处理器,以及具有该微处理器执行所需的1-Wire定时功能
协议。而1线传输可被中断中的字节,它不能在中断
有点时间段的“低”的时间;这意味着,由CPU将被闲置长达60微秒的每个比特
产生1 -Wire复位时,发送至少480微秒。 1- Wire主机帮助用户处理
沟通,在他们的系统1 - Wire器件,而不占用宝贵的CPU周期。集成到
用户的ASIC作为一个1 -Wire端口,其核心是在这两个VHDL和Verilog代码,并使用了非常少
芯片面积( 1492门加1焊盘的Verilog的版本)。
该电路被设计为存储器映射到用户的系统,并提供了完整的控制
1 - Wire总线通过8位命令。主机CPU负载的命令,读取和写入数据,并集
中断通过五个人的寄存器控制。所有1-Wire总线的定时和控制的是
内产生。主机只需要加载的命令或数据,并且然后可以继续绕其
业务。当总线活动已经产生响应, CPU需要接收时, 1 -Wire主机
设定一个状态位,并且如果启用,将产生一个中断给CPU 。除了写和读
简化, 1 -Wire主机还提供了搜索ROM加速器功能减轻CPU
不必对1 -Wire总线上执行任何单一的位操作。
1 - Wire是Dallas Semiconductor的注册商标。
1 15
031902
DS1WM
在1-Wire总线的操作进行了详细的描述
iButton的标准书
[1];因此,该
那细节将不在本文档中讨论。每个从属设备,通常,具有其自身的一组
即进行了详细的设备的数据手册中描述的命令。用户被称为这些文件
查看详细具体的从属实施。
框图
INTR
中断寄存器
数据总线
卜FF器
INT使能寄存器
打断
控制
逻辑
D0-D7
A0
A1
A2
ADS
RD
WR
EN
控制
逻辑
命令寄存器
发送缓冲区
1-WIRE
定时
控制
DQ
TX移位寄存器
接收移位寄存器
接收缓冲区
RESET
时钟DIV注册
MR
CLK
时钟
分频器
2 15
DS1WM
引脚说明
下面描述所有的块I / O管脚的功能。在以下的说明中, 0表示
逻辑低和1表示逻辑高。
A0, A1, A2,
注册选择:连接到这三个输入地址信号选择寄存器用于CPU
要读取或数据传输过程中写入。寄存器和它们的地址的表如下所示。
注册地址
A2
0
0
0
0
1
A1
0
0
1
1
0
A0
0
1
0
1
0
注册
命令寄存器(读/写)
发送缓冲区(写) ,接收缓冲区(读)
中断寄存器(读)
中断使能寄存器(读/写)
时钟分频寄存器(读/写)
ADS
,地址选通:积极的地址选通脉冲的上升沿(
ADS
)信号锁存注册
选择( A0,A1, A2),到内部锁存器。前提是建立和保持时序观测,
ADS
五月
接低电平使锁存器是透明的。
CLK ,
时钟输入:这是一个(优选) 50%占空比的时钟,其范围可以从3.2MHz的至128MHz 。
该时钟提供用于1-Wire总线的定时。
D7-D0,
数据总线:该总线包括八个输入/输出线。该总线提供双向
1- Wire主机和CPU之间的通信。数据,控制字和状态信息是
从这个D7-D0数据总线传送。
DQ ,
1线数据线:此开漏线是在1-Wire双向数据总线。 1 -Wire从器件
连接到该引脚。该引脚必须拉高通过一个外部电阻,名义上5K
W
.
EN
,启用:当EN为低电平时, 1 -Wire主机启用;这个信号作为该设备的芯片使能。
这使得1 -Wire主机和CPU之间的通信。
INTR ,
中断:该线变为激活状态时,中断类型中的任何一个具有活动
高的条件,通过中断使能寄存器使能。的INTR信号被复位到非活动
当中断寄存器读取状态。
先生,
主复位:当此输入为高电平时,它会清除所有的寄存器和1-Wire总线的控制逻辑
硕士,并设置INTR为默认激活状态,这是很高的。
RD
,阅读:该引脚在一个读周期驱动总线。当电路被使能时,CPU可以读
从通过驱动选择的寄存器的状态信息或数据
RD
低。
RD
和WR绝不应
同时低;如果是这样, WR优先。
WR
,收件:该引脚在写周期期间驱动总线。当WR为低,而电路被使能,
CPU可以写入控制字或数据转换成所选择的寄存器。
RD
和WR不应该是低
同时,如果是这样, WR优先。
3 15
DS1WM
操作 - 时钟分频
使用1.0MHz的一个基本时钟产生所有的1- Wire时序模式。 1- Wire主机将产生
此时钟频率在内部给定的CLK引脚上的外部参考。外部时钟必须有
从3.2MHz的至128MHz和50 %占空比的频率是优选的。时钟分频寄存器
控制内部时钟分频,并提供所需的参考频率。这是在2做
阶段:第一预分频器1 , 3,5或7分,然后将剩余的电路由分2,4, 8 ,16,32 ,
64 ,或128 。
时钟分频寄存器
地址。 04H
X
最高位
X
X
DIV2
DIV1
DIV0
PRE1
PRE0
最低位
时钟分频通信,必须先配置的1 -Wire总线上才能进行。这
寄存器设置,如果主复位发生0x00h 。使用下表来找到合适的寄存器值
基于在CLK的基准频率。例如,用户将写0x10h到这个位置时
提供一个15MHz的输入时钟。
时钟分频寄存器设置为输入时钟速率
闵CLK
频率
(兆赫)
>3.2
>4.0
>5.0
>6.0
>7.0
>8.0
>10.0
>12.0
>14.0
>16.0
>20.0
>24.0
>28.0
>32.0
>40.0
>48.0
>56.0
>64.0
>80.0
>96.0
>112.0
最大CLK
频率
(兆赫)
4.0
5.0
6.0
7.0
8.0
10.0
12.0
14.0
16.0
20.0
24.0
28.0
32.0
40.0
48.0
56.0
64.0
80.0
96.0
112.0
128.0
分频器
4
5
6
7
8
10
12
14
16
20
24
28
32
40
48
56
64
80
96
112
128
0
0
0
0
0
0
0
0
1
0
0
0
1
0
1
0
1
1
1
1
1
DIV3
1
0
0
0
1
0
1
0
0
1
1
1
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1
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DIV2
0
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1
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0
0
1
0
1
1
0
1
0
0
1
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1
DIV1
PRE1
0
1
0
1
0
1
0
1
0
1
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1
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1
0
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0
1
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1
0
PRE0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
4 15
DS1WM
操作 - 发送/接收数据
发送和接收来自1 -Wire主机数据通过发射/接收缓冲区的位置。 1-
Wire主机实际上是双重缓冲带独立的发送和接收缓冲区。写这
位置连接发送缓冲器中的数据总线,而连接读取接收缓冲器的
数据总线。
发送缓冲区(写) /接收缓冲区(读)
地址。 01H
Data7
最高位
Data6
Data5
Data4
Data3
Data2
Data1
Data0
最低位
写入一个字节
1- Wire总线上发送一个字节,用户写入所需的数据到发送缓冲区。然后,这个数据
移动到发送移位寄存器在那里串行移位到总线LSB在前。一种新的字节
然后可将数据写入到发送缓冲器。当发送移位寄存器为空,数据
将从发送缓冲器和该过程重复传送。每个寄存器有一个标志
这可以被用作一个中断源。发送缓冲器空( TBE )标志设置的发送时
缓冲区为空,并准备接受一个新的字节。一旦一个字节被写入到发送缓冲器
TBE被清除。发送移位寄存器空( TEMT )标志被设置时,移位寄存器没有数据
它是准备好接受一个新的字节。一旦一个字节的数据被从发送缓冲器传送,
TEMT清零和TBE设置。请记住,正确的1 -Wire协议,需要重置任何总线之前
通信。
读取一个字节
从从设备读取数据,该设备必须先准备好数据根据指令传输
从CPU已经收到。数据被从总线检索到以类似的方式来进行写入操作。
主机通过写发送缓冲区开始读。随后被转移到数据接收
移位寄存器的线与写入的数据和从所述从设备中的数据。因此,为了
读取从站设备的主机必须写0xFFh一个字节。当接收移位寄存器满的
数据传送到接收缓冲器在那里可以由主机进行访问。额外的字节现在可以
通过再次发送0xFFh读取。如果从设备没有准备好发送,接收到的数据将
相同的,这是传播。接收缓冲寄存器也可以产生中断。该
接收缓冲器标志( RBF)当数据从接收移位寄存器转移和清零设置
当主机读取寄存器。如果RBF设置,没有进一步的传输应在1-Wire总线上进行
否则数据可能会丢失,因为在接收缓冲器中的数据将被下一个接收的字节被覆盖。
见的时序图的字节接收操作的细节。产生1 -Wire复位总线上
在指挥作战覆盖。中断标志更详细的中断下的解释
操作。写和读操作中有详细的时序图。
5 15
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电话:13910052844(微信同步)
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