DS1742
引脚说明
针
1
2
3
4
5
6
7
8
19
22
23
9
10
11
13
14
15
16
17
12
18
20
21
24
名字
A7
A6
A5
A4
A3
A2
A1
A0
A10
A9
A8
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
GND
CE
OE
WE
V
CC
功能
地址输入
数据输入/输出
地
低电平有效芯片使能输入
低电平有效输出使能输入
低电平有效写使能输入
电源输入
描述
该DS1742是一个全功能的， 2000年兼容（ Y2KC ） ，实时时钟/日历（ RTC ）和
2K ×8非易失性静态RAM 。在DS1742中的用户访问所有的寄存器完成
用单字节宽接口，如图1中的RTC信息和控制位驻留在
最高的8个内存位置。 RTC寄存器包含世纪，年，月，日，星期，
在24小时BCD格式时，分，秒的数据。更正月的一天
和闰年自动进行。
RTC时钟寄存器是双缓冲，以避免可能出现的不正确的数据的访问
在时钟更新周期。双缓冲系统也防止时间的损失，因为
倒数计时无法减少了访问时间寄存器的数据。在DS1742还
包含它自己的电源故障电路，取消选择设备时的V
CC
供给是在一个
出公差条件。此功能可以防止数据丢失的不可预测系统
操作低V带来的
CC
为避免错误的访问和更新周期。
2 16
DS1742
时钟操作 - 读取软时钟
而双缓冲寄存器结构减少了读取不正确的数据的可能性，
内部更新的DS1742时钟寄存器应停止之前的时钟数据读入到
防止读取转型数据。然而，停止内部时钟寄存器更新
过程中不影响时钟精度。当1被写入到读出的位的更新被中止，
本世纪寄存器的第6位，见表2。只要一个1保持在该位置上，更新是
叫停。发出停止后，寄存器反映的数量，也就是一天，日期和时间，这是
目前在此刻停止命令发出。然而，内部时钟寄存器的
双缓冲系统不断更新，这样时钟精度不受
数据的访问。所有的DS1742寄存器在内部时钟后同步更新
注册更新过程已经重新启用。更新是在一秒钟内后读位
写为0的读位必须是零为最低500微秒的，以确保所述外部
寄存器将被更新。
图1. DS1742框图
表1.真值表
V
CC
CE
V
IH
V
IL
V
CC
＆ GT ; V
PF
V
IL
V
IL
V
SO
＆ LT ; V
CC
＆ LT ; V
PF
X
V
CC
＆ LT ; V
SO
＆ LT ; V
PF
X
OE
WE
X
X
V
IL
V
IH
X
X
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
写
读
读
DESELECT
DESELECT
DQ
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
活跃
活跃
活跃
CMOS待机
数据保持方式
3 16
DS1742
设置时钟
如表2中所示，位世纪寄存器7是写位。设定的写入位为1时，像
读位，停止更新的DS1742寄存器。然后，用户可以用它们加载
正确的星期，日期和时间数据在24小时BCD格式。复位写入位到0 ，然后
传输这些值的实际时钟计数器，并允许恢复正常操作。
停止和启动时钟振荡器
时钟振荡器可以随时停止。以增加保质期，该振荡器可以是
断开以最小化从电池的漏电流。该
OSC
位的最高位（第7位）
秒寄存器，见表2。将其设置为1振荡器停振。
频率测试位
如表2所示，第6位的天字节是频率的测试位。当频率测试位
被设置为逻辑1和振荡器运行时，对LSB秒寄存器将切换为512
赫兹。当秒寄存器被读取后， DQ0线将切换在512 Hz的频率
只要获取条件仍然有效（即
CE
低，
OE
低，
WE
高，并且地址
秒注册仍然有效，稳定的） 。
时钟精度
的DS1742是保证保持时间精度内每月± 1分钟25 ℃。达拉斯
使用非易失性调谐元件半导体校准RTC工厂。该
DS1742不需要额外的校准。场时钟为此，方法
校准不可用和没有必要的。时钟精度也受电
环境和时应该小心放置的RTC中的最低级别的EMI部
在PCB布局。有关更多信息，请参考应用笔记58 。
表2.寄存器映射
ADDRES
S
B
7
B
6
B
5
7FF
10年
B
B
B
数据
B
4
B
3
B
B
B
2
B
1
YEAR
B
B
B
0
B
功能
YEAR
MONTH
日期
天
小时
分钟
秒
控制
范围
00–99
01–12
01–31
01–07
00–23
00–59
00–59
00–39
7FE
7FD
7FC
7FB
7FA
7F9
7F8
OSC =停止位
W =写位
X
X
BF
X
X
OSC
X
X
FT
X
W
R
10
MONTH
10日
X
X
10小时
10分钟
10秒
10世纪
X
MONTH
X
日期
天
小时
分钟
秒
世纪
R =读位
X =参见下面的注释
FT =频率测试
BF =电池标志
注意：
所有显示的“X”位不被使用，但必须设置为“0”时的写入周期，以确保正确的时钟操作。
4 16
DS1742
检索数据从RAM或时钟
的DS1742是在读模式下，每当
OE
（输出使能）为低电平时，
WE
（写使能）是
高，并
CE
（芯片使能）是低的。该器件的架构允许任何纹波通过访问
在非易失SRAM的地址位置。有效的数据将在T内的DQ引脚
AA
之后的最后一个地址输入是稳定的，从而提供了
CE
和
OE
访问时间和状态是
满意。如果
CE
or
OE
正在访问时间和状态不符合要求，有效数据将在该
芯片后者允许访问（T
CEA
），或者，在输出使能访问时间（t
OEA
） 。中的数据的状态
输入/输出引脚（DQ）是由控制
CE
和
OE
。如果输出为t之前激活
AA
中，
数据线被驱动到一个中间状态，直到吨
AA
。如果地址输入，而改变
CE
和
OE
仍然有效，输出数据有效期为输出数据保持时间（t
OH
），但随后
去不定，直到下一个地址的访问。
将数据写入RAM或时钟
在DS1742处于写模式时
WE
和
CE
处于其活性状态。一开始
写为参考的后期发生的过渡
WE
on
CE
。该地址必须保持
有效的整个周期。
CE
or
WE
必须返回非活动最少的t
WR
前
引发另一次读或写周期。数据必须是有效的吨
DS
之前写入的端部和
有效期为吨
DH
之后。在典型应用中，该
OE
信号将是一个写操作期间高
周期。不过，
OE
只要小心与数据总线，以避免总线可以是有源
争。如果
OE
低前
WE
低转换数据总线可以被激活的读
由地址输入定义的数据。在低过渡
WE
然后禁用输出吨
WEZ
后
WE
变为有效。
数据保持方式
5V器件是完全可访问和可写入数据，或仅当V读
CC
大于
V
PF
.
然而，当V
CC
低于电源故障点，V
PF
,
（点处写保护
出现这种情况）内部时钟寄存器和SRAM从任何接入受阻。当V
CC
瀑布
下面的电池开关点V
SO
（电池电源电平）时，器件的功率是从V切换
CC
引脚和备用电池。 RTC的操作与SRAM数据保持从电池到
V
CC
返回到额定电平。 3.3V的器件是完全可访问和可写入数据或
只有当V读
CC
大于V
PF
.
当V
CC
低于电源故障点，V
PF
,
访问
该装置被禁止。如果V
PF
小于VSO
,
设备电源从V切换
CC
对
备用电源（V
BAT
）当V
CC
低于V
PF
.
如果V
PF
大于VSO
,
设备功率
从V切换
CC
到备用电源（Ⅴ
BAT
)
当V
CC
低于VSO
.
RTC运行和
SRAM的数据被从电池直至V保持
CC
返回到额定电平。
5 16
DS1742
Y2KC非易失时钟RAM
www.dalsemi.com
特点
集成的NV SRAM ，实时时钟，
水晶，电源失效控制电路及锂
能源
时钟寄存器进行访问，相同的
静态RAM 。这些寄存器居民
八大顶级RAM单元
世纪字节寄存器
拥有超过10年的完全不挥发
在没有电源的操作
BCD编码的世纪，年，月，日，星期，
小时，分钟，和用自动秒
闰年补偿有效期为一年
2100
电池电压指示标志
电源失效写保护允许
±10%
V
CC
电源容限
锂能源电
断开，维持保鲜状态，直到电源
施加首次
标准的JEDEC单字节宽， 2K x 8静态RAM
引脚
石英精度
±1
一个月25°C分钟，
工厂校准
引脚分配
A7
A6
A5
A4
A3
A2
A1
A0
DQ0
DQ1
DQ2
GND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
V
CC
A8
A9
WE
OE
A10
CE
DQ7
DQ6
DQ5
DQ4
DQ3
引脚说明
A0-A10
CE
OE
WE
V
CC
GND
DQ0-DQ7
- 地址输入
- 芯片使能
- 输出使能
- 写使能
- 电源输入
- 地面
- 数据输入/输出
订购信息
DS1742-XXX
(5V)
-70
-100
70 ns访问
100 ns访问
DS1742W-XXX
(3.3V)
-120 120 ns访问
-150 150 ns访问
描述
该DS1742是一个全功能的， 2000年兼容（ Y2KC ） ，实时时钟/日历（ RTC）和2K ×8
非易失性静态RAM。在DS1742中的用户访问所有的寄存器来完成一个单字节宽，
接口，如图1中的实时时钟（RTC）的信息和控制位驻留在
8至上RAM单元。 RTC寄存器包含世纪，年，月，日，星期，时，
在24小时BCD格式的分，秒的数据。更正月份和闰年的天
是自动进行的。
1 12
091800
DS1742
RTC时钟寄存器是双缓冲，以避免不正确的数据的访问可能会出现在时钟
更新周期。双缓冲系统还可以防止浪费时间的倒数计时
有增无减通过访问时间寄存器的数据。该DS1742还包含自己的电源故障
电路，取消选择设备时的V
CC
电源是一个不折不扣的耐受情况。此功能
防止不可预测的系统运行数据的低V带来的损失
CC
错误的访问和
避免更新周期。
时钟操作 - 读取软时钟
而双缓冲寄存器结构减少了读取不正确的数据，内部更新的机会
到DS1742时钟寄存器应时钟数据之前被停止读出，以防止数据的读出中
过渡。然而，停止内部时钟的寄存器的更新过程中不影响时钟精度。
本世纪寄存器的当1被写入到读出的位的更新被中止，比特6 ，见表2。只要
作为1保持在该位置时，更新被中止。发出停止后，寄存器反映数，
也就是那天，日期和时间，这是目前在发出halt命令的那一刻。然而，该
双缓冲系统的内部时钟寄存器继续更新，以使时钟精确度不
受的数据的访问。所有的DS1742寄存器后的内部同步更新
时钟寄存器更新过程已经重新启用。更新是在一秒钟内后读位
写为0读取位必须是零最少500
s
为确保外部寄存器将
被更新。
DS1742框图
图1
DS1742真值表
表1
V
CC
V
CC
＆ GT ; V
PF
V
SO
＆ LT ; V
CC
＆ LT ; V
PF
V
CC
＆ LT ; V
SO
＆ LT ; V
PF
CE
OE
WE
V
IH
V
IL
V
IL
V
IL
X
X
X
X
V
IL
V
IH
X
X
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
写
读
读
DESELECT
DESELECT
DQ
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
活跃
活跃
活跃
CMOS待机
数据保持方式
设置时钟
如表2中所示，位世纪寄存器7是写位。设定的写入位为1时，象读
位，停止更新为DS1742的寄存器。然后，用户可以使用正确的星期，日期加载它们和
在24小时BCD格式的时间数据。复位写入位到0 ，然后这些值传送到实际
时钟计数器，并允许恢复正常操作。
2 12
DS1742
停止和启动时钟振荡器
时钟振荡器可以随时停止。以增加保质期，该振荡器可以变
离，以减少从电池的漏电流。该
OSC
位的秒寄存器的MSB （位7） ，
见表2。将其设置为1振荡器停振。
频率测试位
如表2所示，第6位的天字节是频率的测试位。当频率测试位被设置为
逻辑1和振荡器运行，对LSB秒寄存器将切换为512赫兹。当
秒寄存器被读出时， DQ0线将在512赫兹的频率，只要切换为条件
访问保持有效（即
CE
低，
OE
低，
WE
高和地址秒钟注册仍然有效，
稳定）。
时钟精度
该DS1742是保证计时精确度内
±1
每月分钟，在25℃ 。实时时钟是
校准时使用的非易失性调谐元件由Dallas Semiconductor的工厂。在DS1742做
不需要额外的校准。出于这个原因，场时钟校准方法不可用和
没有必要的。时钟精度也受电气环境和时应该小心
放置在RTC的PCB布局的最低的一级EMI部分。有关更多信息，请
请参考应用笔记58 。
DS1742寄存器映射
表2
地址
数据
B
7
B
6
B
5
B
4
B
3
B
2
B
1
B
0
功能/量程
7FF
7FE
7FD
7FC
7FB
7FA
7F9
7F8
OSC
X
X
BF
X
X
OSC
W
R
X
X
10年
X
X
10分钟
10秒
10世纪
10莫
10日
X
X
10小时
YEAR
MONTH
日期
天
小时
分钟
秒
世纪
YEAR
MONTH
日期
天
小时
分钟
秒
控制
00-99
01-12
01-31
01-07
00-23
00-59
00-59
00-39
FT
X
=停止位
W =写位
R =读位
X =参见下面的注释
FT =频率测试
BF =电池标志
注意：
所有显示的“X”位不专用于任何特定的功能，并且可以被用作普通RAM比特。
检索数据从RAM或时钟
的DS1742是在读模式下，每当
OE
（输出使能）为低电平时，
WE
（写使能）为高，并
CE
（芯片使能）是低的。该装置结构允许ripplethrough访问任何的地址位置
在NV SRAM 。有效的数据将在T内的DQ引脚
AA
之后的最后一个地址输入是
稳定，从而提供了
CE
和
OE
访问时间和状态感到满意。如果
CE
或
OE
访问时间
和状态都得不到满足，有效数据将在芯片使能访问的，后者（T
CEA
），或者，在输出
允许访问时间（t
OEA
） 。的数据输入/输出管脚的状态（DQ）是由控制
CE
和
OE
。如果
输出吨前被激活
AA
中，数据线被驱动到一个中间状态，直到吨
AA
。如果
3 12
DS1742
地址输入而改变
CE
和
OE
仍然有效，输出数据有效期为输出数据
HOLD时间（t
OH
），但将会进入不确定的，直到下一个地址的访问。
将数据写入RAM或时钟
在DS1742处于写模式时
WE
和
CE
处于其活性状态。写的是开始
参考后者发生过渡
WE
，ON
CE
。该地址必须在整个持有有效
该循环。
CE
或
WE
必须返回非活动最少的t
WR
之前，另一次读的起始或
写周期。数据必须是有效的吨
DS
之前写的结尾，并保持有效吨
DH
之后。在一个
典型应用中，
OE
信号将是在写周期期间高。不过，
OE
设置可以是有源
那小心与数据总线，以避免总线冲突。如果
OE
低前
WE
低转换
数据总线可以成为活性与由地址输入定义的读出的数据。在低过渡
WE
将
然后禁用输出吨
WEZ
后
WE
变为有效。
数据保持方式
5伏器件是完全可访问和可写入数据，或仅当V读
CC
大于V
PF
.
然而，当V
CC
低于电源故障点，V
PF
,
（点处写保护时）的
内部时钟寄存器和SRAM从任何接入受阻。此时的电源故障复位输出
信号（
RST
）被驱动为有效，并保持有效，直到V
CC
返回到正常的水平。当V
CC
瀑布
下面的电池开关点V
SO
（电池电源电平）时，器件的功率是从V切换
CC
销到
备用电池。 RTC的操作与SRAM的数据被从电池直至V保持
CC
返回
标称水平。在3.3伏的器件是完全可访问和可写入数据，或仅当V读
CC
is
大于V
PF
.
当V
CC
低于电源故障点，V
PF
,
对设备的访问被禁止。在这
一次电源故障复位输出信号（
RST
）被驱动为有效，并保持有效，直到V
CC
返回到
标称水平。如果V
PF
小于VSO
,
设备电源从V切换
CC
到备用电源（Ⅴ
BAT
)
当V
CC
低于V
PF
.
如果V
PF
大于VSO
,
设备电源从V切换
CC
对
备用电源（V
BAT
)
当V
CC
低于VSO
.
RTC的操作与SRAM的数据被从保持
电池，直到V
CC
返回到额定电平。该
RST
信号是一个开漏输出，需要一个
拉起。除
RST
中，所有的控制，数据和地址信号必须关机当V
CC
is
断电。
电池长寿
在DS1742具有被设计为用于时钟活动提供能量的锂电源和时钟
和RAM数据保持在V
CC
供给不存在。该内部电源的能力
足以将DS1742连续供电为在它安装在设备的使用寿命。为
规范的目的，预期寿命为10年，在25 ℃下，在内部时钟振荡器运行
没有V的
CC
力。每个DS1742是从达拉斯半导体附带的锂能源
源断开，保证精力充沛的能力。当V
CC
首先应用的水平大于
V
PF
中，锂电池启用备用电池的操作。实际寿命
因为没有锂电池的能量被消耗DS1742将超过10年更长的时间当V
CC
is
目前。
电池监视器
在DS1742持续监视电池内部的电池电压。电池标志位（第7位）的
当天寄存器用于指示所述电池的电压电平范围。该位是不可写和
阅读时，应该始终为1 。如果0是永远存在的，疲惫不堪的锂电池便显示
和RTC和RAM两者的内容是值得怀疑的。
4 12
QQ：2881677436 复制
