DS1644LPM
DS1644LPM
非易失时钟RAM
特点
引脚分配
NC
NC
NC
PFO
V
CC
WE
OE
CE
DQ7
DQ6
DQ5
DQ4
DQ3
DQ2
DQ1
DQ0
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
34引脚薄型模块
NC
NC
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
与DS1643AL计时向上兼容
RAM来实现更高密度的内存
集成的NV SRAM ，实时时钟，晶振，加电
故障控制电路和锂电池
低调可插模块
- 255万包高度
时钟
寄存器进行访问，等同于静态
内存。这些寄存器是居住在八顶部
RAM的位置。
没有权力
在超过10年的运作完全非易失性
120纳秒至150纳秒访问时间
石英精度
±1
分月@ 25 ° C，厂
CALIBRATED
引脚说明
A0–A14
CE
OE
WE
V
CC
GND
DQ0-DQ7
NC
PFO
–
–
–
–
–
–
–
–
–
地址输入
芯片使能
OUTPUT ENABLE
写使能
+5伏
地
数据输入/输出
无连接
电源故障输出
BCD编码的年，月，日，星期，时，分，
并与闰年补偿秒有效期至
2100
电源失效写保护允许
±10%
V
CC
Pow-
呃电源容限
订购信息
DS1644L -XXX薄型模块
–120
–150
120 ns访问
150 ns访问
描述
该DS1644L是需要一个低轮廓模块
PLCC表面贴装插座，在功能
相当于DS1644 。该DS1644L是32K ×8
非易失性静态RAM采用了全功能的实时时钟
这两者都是在一个字节宽度格式访问。该
实时时钟信息驻留在8上层
最夯的地点。 RTC寄存器包含一年，
月，日，星期，时，分，秒的数据
24小时BCD格式。更正的一天
月份和闰年自动进行。实时时钟
时钟寄存器是双缓冲，以避免IN-访问
正确的数据可能会出现在时钟更新周期。
双缓冲系统还可以防止时间上的损失
计时倒数有增无减通过AC-
塞斯时间寄存器数据。该DS1644L还含有
其自身的电源故障电路，释放器件
当V
CC
电源是一个彻头彻尾的容忍条件
化。此功能可以防止数据丢失的不可预测
能够系统运行低V带来的
CC
作为武侠
避免访问和更新周期。
ECopyright
1995年，由达拉斯半导体公司。
版权所有。有关的重要信息
专利和其他知识产权，请参考
Dallas Semiconductor的数据手册。
041697 1/11
DS1644LPM
时钟操作 -
读时钟
尽管双缓冲寄存器结构降低了
读取不正确的数据，内部更新的机会
DS1644L时钟寄存器应时钟前暂停
数据被读出，以防止读出在过渡数据。
然而，停止内部时钟寄存器更新
过程中不影响时钟精度。更新是
当1被写入到读位停止时，第七
在控制寄存器中最显著位。只要一
1保持在该位置时，更新被中止。经过
停止发出后，寄存器反映的数量，也就是一天，
日期和时间，这是目前在此刻停止
命令发出。然而，内部时钟稳压
双缓冲系统存器继续更新
使时钟精度不受接入
的数据。所有的DS1644L寄存器被更新simul-
taneously后，时钟状态被重置。更新是
内的第二后读出位写入零。
DS1644L框图
图1
32.768千赫
振荡器和
时钟倒计时
链
时钟
注册
CE
32K ×8
NV SRAM
PFO
电源监视器，
开关，及
写保护
电源良好
A0–A14
WE
OE
+
V
BAT
DQ0–DQ7
V
CC
041697 2/11
DS1644LPM
DS1644L真值表
表1
V
CC
CE
V
IH
X
5伏
±
10%
V
IL
V
IL
V
IL
＆ LT ; 4.5伏
＆ GT ; V
BAT
＆ LT ; V
BAT
X
X
OE
X
X
X
V
IL
V
IH
X
X
WE
X
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
DESELECT
写
读
读
DESELECT
DESELECT
DQ
高-Z
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
待机
活跃
活跃
活跃
CMOS待机
数据保留
模式
设置时钟
控制寄存器的第八位是写位。设定
廷的写入位到1 ，如读位，停止更新
到DS1644L寄存器。然后，用户可以将它们加载
与24小时制的BCD正确的星期，日期和时间数据
格式。复位写入位到零，然后转移
这些值的实际时钟计数器，并允许
恢复正常操作。
运行时，对LSB秒寄存器将在切换
512赫兹。当秒寄存器被读出时，
DQ0线将在512赫兹的频率进行切换，只要
对于准入条件仍然有效（即CE低， OE低，
和地址秒钟注册仍然有效，
稳定）。
时钟精度
该DS1644L是保证计时精确度
内
±1
每月分钟，在25℃ 。时钟是卡利
校准，在使用由Dallas Semiconductor的工厂
特殊的校准非易失调谐元件。该
DS1644L不需要额外的校正，并
温度偏差将有不可忽视的作用
大多数应用。场的这个原因，方法
时钟校准不可用且没有必要的。
尝试校准可与所使用的时钟
类似的设备类型（ MK48T08家族）不会有任何
即使DS1644L效果似乎接受校准 -
振器的数据。
停止和启动时钟
振荡器
时钟振荡器可以随时停止。要在 -
弄皱的保质期，振荡器可以被关闭，以
最小化从电池的漏电流。对OSC位
最高位为秒寄存器。将其设置为一个
振荡器停振。
频率测试位
比特当天字节6为频率测试位。当
频率测试位被设置为逻辑“1”和所述振荡器是
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DS1644LPM
DS1644L寄存器映射 - BANK1
表2
数据
地址
B
7
7FFF
7FFE
7FFD
7FFC
7FFB
7FFA
7FF9
7FF8
–
X
X
X
X
X
OSC
W
B
6
–
X
X
FT
X
–
–
R
B
5
–
X
–
X
–
–
–
X
B
4
–
–
–
X
–
–
–
X
R
X
=
=
B
3
–
–
–
X
–
–
–
X
读位
未使用
B
2
–
–
–
–
–
–
–
X
B
1
–
–
–
–
–
–
–
X
B
0
–
–
–
–
–
–
–
X
FT =
YEAR
MONTH
日期
天
小时
分钟
秒
控制
00–99
01–12
01–31
01–07
00–23
00–59
00–59
A
功能
OSC =停止位
W
= WRITE位
频率测试
注意：
所有显示的“X”位不专用于任何特定的功能，并且可以被用作普通RAM比特。
检索数据从RAM或时钟
该DS1644L是在读模式，每当我们（写
使能）为高电平时，和CE （芯片使能）是低的。该装置
架构允许的纹波通过访问任何的
地址位置在NV SRAM 。有效数据将被
可在T内的DQ引脚
AA
的最后一个地址后
投入是稳定的，提供了CE和OE访问
时间和状态感到满意。如果CE或OE访问时间
得不到满足，有效数据将可在后期
芯片使能访问（T
CEA
），或者，在输出使能访问
时间（t
OEA
） 。的数据输入/输出管脚的状态（DQ）
通过CE和OE控制。如果输出被激活
吨前
AA
中，数据线被驱动到中间
状态，直到吨
AA
。如果地址输入，而改变
CE和OE仍然有效，输出数据将保持有效
输出数据保持时间（t
OH
），但将会进入不确定
直到下一个地址的访问。
将数据写入RAM或时钟
该DS1644L是在写入模式下，每当我们和
行政长官在其活动状态。一撇一开始是为参考
转制后者发生高到WE低过渡
或CE 。该地址必须在整个持有有效
周期。 CE或我们必须回归沉寂最低
t
WR
之前的其它读或写周期的开始。
数据必须是有效的吨
DS
之前写入和重新的端
主要适用于吨
DH
之后。在典型应用中，该
OE信号将是在写周期期间高。不过，
只要小心使用OE可以活动
数据总线，以避免总线冲突。如果OE是低电平之前
WE低转换数据总线可以成为活跃
与读取由地址输入定义的数据。低转录
习得上然后，我们将禁止输出吨
WEZ
之后，我们
变为有效。
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非易失时钟RAM
特点
引脚分配
NC
NC
NC
PFO
V
CC
WE
OE
CE
DQ7
DQ6
DQ5
DQ4
DQ3
DQ2
DQ1
DQ0
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
34引脚薄型模块
NC
NC
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
与DS1643AL计时向上兼容
RAM来实现更高密度的内存
集成的NV SRAM ，实时时钟，晶振，加电
故障控制电路和锂电池
低调可插模块
- 255万包高度
时钟
寄存器进行访问，等同于静态
内存。这些寄存器是居住在八顶部
RAM的位置。
没有权力
在超过10年的运作完全非易失性
120纳秒至150纳秒访问时间
石英精度
±1
分月@ 25 ° C，厂
CALIBRATED
引脚说明
A0–A14
CE
OE
WE
V
CC
GND
DQ0-DQ7
NC
PFO
–
–
–
–
–
–
–
–
–
地址输入
芯片使能
OUTPUT ENABLE
写使能
+5伏
地
数据输入/输出
无连接
电源故障输出
BCD编码的年，月，日，星期，时，分，
并与闰年补偿秒有效期至
2100
电源失效写保护允许
±10%
V
CC
Pow-
呃电源容限
订购信息
DS1644L -XXX薄型模块
–120
–150
120 ns访问
150 ns访问
描述
该DS1644L是需要一个低轮廓模块
PLCC表面贴装插座，在功能
相当于DS1644 。该DS1644L是32K ×8
非易失性静态RAM采用了全功能的实时时钟
这两者都是在一个字节宽度格式访问。该
实时时钟信息驻留在8上层
最夯的地点。 RTC寄存器包含一年，
月，日，星期，时，分，秒的数据
24小时BCD格式。更正的一天
月份和闰年自动进行。实时时钟
时钟寄存器是双缓冲，以避免IN-访问
正确的数据可能会出现在时钟更新周期。
双缓冲系统还可以防止时间上的损失
计时倒数有增无减通过AC-
塞斯时间寄存器数据。该DS1644L还含有
其自身的电源故障电路，释放器件
当V
CC
电源是一个彻头彻尾的容忍条件
化。此功能可以防止数据丢失的不可预测
能够系统运行低V带来的
CC
作为武侠
避免访问和更新周期。
ECopyright
1995年，由达拉斯半导体公司。
版权所有。有关的重要信息
专利和其他知识产权，请参考
Dallas Semiconductor的数据手册。
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时钟操作 -
读时钟
尽管双缓冲寄存器结构降低了
读取不正确的数据，内部更新的机会
DS1644L时钟寄存器应时钟前暂停
数据被读出，以防止读出在过渡数据。
然而，停止内部时钟寄存器更新
过程中不影响时钟精度。更新是
当1被写入到读位停止时，第七
在控制寄存器中最显著位。只要一
1保持在该位置时，更新被中止。经过
停止发出后，寄存器反映的数量，也就是一天，
日期和时间，这是目前在此刻停止
命令发出。然而，内部时钟稳压
双缓冲系统存器继续更新
使时钟精度不受接入
的数据。所有的DS1644L寄存器被更新simul-
taneously后，时钟状态被重置。更新是
内的第二后读出位写入零。
DS1644L框图
图1
32.768千赫
振荡器和
时钟倒计时
链
时钟
注册
CE
32K ×8
NV SRAM
PFO
电源监视器，
开关，及
写保护
电源良好
A0–A14
WE
OE
+
V
BAT
DQ0–DQ7
V
CC
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DS1644L真值表
表1
V
CC
CE
V
IH
X
5伏
±
10%
V
IL
V
IL
V
IL
＆ LT ; 4.5伏
＆ GT ; V
BAT
＆ LT ; V
BAT
X
X
OE
X
X
X
V
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V
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X
X
WE
X
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
DESELECT
写
读
读
DESELECT
DESELECT
DQ
高-Z
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
待机
活跃
活跃
活跃
CMOS待机
数据保留
模式
设置时钟
控制寄存器的第八位是写位。设定
廷的写入位到1 ，如读位，停止更新
到DS1644L寄存器。然后，用户可以将它们加载
与24小时制的BCD正确的星期，日期和时间数据
格式。复位写入位到零，然后转移
这些值的实际时钟计数器，并允许
恢复正常操作。
运行时，对LSB秒寄存器将在切换
512赫兹。当秒寄存器被读出时，
DQ0线将在512赫兹的频率进行切换，只要
对于准入条件仍然有效（即CE低， OE低，
和地址秒钟注册仍然有效，
稳定）。
时钟精度
该DS1644L是保证计时精确度
内
±1
每月分钟，在25℃ 。时钟是卡利
校准，在使用由Dallas Semiconductor的工厂
特殊的校准非易失调谐元件。该
DS1644L不需要额外的校正，并
温度偏差将有不可忽视的作用
大多数应用。场的这个原因，方法
时钟校准不可用且没有必要的。
尝试校准可与所使用的时钟
类似的设备类型（ MK48T08家族）不会有任何
即使DS1644L效果似乎接受校准 -
振器的数据。
停止和启动时钟
振荡器
时钟振荡器可以随时停止。要在 -
弄皱的保质期，振荡器可以被关闭，以
最小化从电池的漏电流。对OSC位
最高位为秒寄存器。将其设置为一个
振荡器停振。
频率测试位
比特当天字节6为频率测试位。当
频率测试位被设置为逻辑“1”和所述振荡器是
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DS1644L寄存器映射 - BANK1
表2
数据
地址
B
7
7FFF
7FFE
7FFD
7FFC
7FFB
7FFA
7FF9
7FF8
–
X
X
X
X
X
OSC
W
B
6
–
X
X
FT
X
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B
5
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X
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X
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X
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4
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–
–
X
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X
R
X
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=
B
3
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–
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X
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读位
未使用
B
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X
FT =
YEAR
MONTH
日期
天
小时
分钟
秒
控制
00–99
01–12
01–31
01–07
00–23
00–59
00–59
A
功能
OSC =停止位
W
= WRITE位
频率测试
注意：
所有显示的“X”位不专用于任何特定的功能，并且可以被用作普通RAM比特。
检索数据从RAM或时钟
该DS1644L是在读模式，每当我们（写
使能）为高电平时，和CE （芯片使能）是低的。该装置
架构允许的纹波通过访问任何的
地址位置在NV SRAM 。有效数据将被
可在T内的DQ引脚
AA
的最后一个地址后
投入是稳定的，提供了CE和OE访问
时间和状态感到满意。如果CE或OE访问时间
得不到满足，有效数据将可在后期
芯片使能访问（T
CEA
），或者，在输出使能访问
时间（t
OEA
） 。的数据输入/输出管脚的状态（DQ）
通过CE和OE控制。如果输出被激活
吨前
AA
中，数据线被驱动到中间
状态，直到吨
AA
。如果地址输入，而改变
CE和OE仍然有效，输出数据将保持有效
输出数据保持时间（t
OH
），但将会进入不确定
直到下一个地址的访问。
将数据写入RAM或时钟
该DS1644L是在写入模式下，每当我们和
行政长官在其活动状态。一撇一开始是为参考
转制后者发生高到WE低过渡
或CE 。该地址必须在整个持有有效
周期。 CE或我们必须回归沉寂最低
t
WR
之前的其它读或写周期的开始。
数据必须是有效的吨
DS
之前写入和重新的端
主要适用于吨
DH
之后。在典型应用中，该
OE信号将是在写周期期间高。不过，
只要小心使用OE可以活动
数据总线，以避免总线冲突。如果OE是低电平之前
WE低转换数据总线可以成为活跃
与读取由地址输入定义的数据。低转录
习得上然后，我们将禁止输出吨
WEZ
之后，我们
变为有效。
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