【19-5058 ;冯12/09DS1643/DS1643P非易失时钟RAMwww.maxim-ic.】,IC型号DS1643,DS1643 PDF资料,DS1643经销商,ic,电子元器件-51电子网

19-5058 ;冯12/09

DS1643/DS1643P

非易失时钟RAM

www.maxim-ic.com

特点

集成的NV SRAM ，实时时钟，

水晶，电源失效控制电路和

锂能源

时钟寄存器相同的访问到

静态RAM 。这些寄存器驻留在

8顶部RAM地址。

拥有超过10年的完全不挥发

在没有电源的操作

为70ns和100ns的访问时间

BCD编码的年，月，日，星期，时，

分钟，并与闰年秒

补偿有效期至2100年

电源失效写保护允许± 10 ％

电源容限

锂能源电

断开，维持保鲜状态功耗

施加首次

DS1643只（ DIP模块）

标准的JEDEC字节宽8K ×8 RAM

引脚

UL认可

只有DS1643P （ PowerCap模板）

表面贴装可直接

包含连接的PowerCap

电池和水晶

可更换电池（安装PowerCap ）

电源失效输出

引脚对引脚兼容于其他密度

DS164XP时钟RAM

销刀豆网络gurations

顶视图

北卡罗来纳州

A12

DQ0

DQ1

DQ2

GND

DS1643

CE2

A11

A10

DQ7

DQ6

DQ5

DQ4

DQ3

DIP封装

（ 700密耳扩展）

北卡罗来纳州

PFO

DQ7

DQ6

DQ5

DQ4

DQ3

DQ2

DQ1

DQ0

GND

DS1643P

GND V

BAT

北卡罗来纳州

A12

A11

A10

PowerCap模板

（使用DS9034PCX的PowerCap ）

订购信息

部分

DS1643-70+

DS1643-70

DS1643-100+

DS1643-100

DS1643P-70+

DS1643P-70

DS1643P-100+

DS1643P-100

电压范围

(V)

5.0

温度范围

0 ° C至+ 70°C

PIN- PACKAGE

28 EDIP （ 0.740 ）

34-PowerCap*

顶标

DS1643+70

DS1643-70

DS1643+100

DS1643-100

DS1643P+70

DS1643P-70

DS1643P+100

DS1643P-100

DS9034 - PCX ， DS9034I ， PCX ， DS9034 - PCX +要求（必须单独订购）。

+表示无铅（Pb ） - 免费/符合RoHS标准packaget 。顶标将包括无铅器件一个“ + ”符号。

1 17

DS1643/DS1643P

引脚说明

针

PDIP

POWERCAP

1, 2, 3,

31–34

—

名字

北卡罗来纳州

A12

A10

A11

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

CE2

PFO

GND

X1, X2,

BAT

无连接

功能

地址输入

数据输入/输出

低电平有效芯片使能输入

低电平有效输出使能输入

芯片使能2输入（高电平有效）

低电平有效写使能输入

电源输入

低电平有效电源失效输出。这种漏极开路引脚需要一个

上拉电阻才能正常工作。

地

水晶连接，电池连接

2 17

DS1643/DS1643P

描述

该DS1643是8K ×8非易失性静态RAM采用了全功能的实时时钟（ RTC）是

无论是在一字节宽的格式访问。非易失性RAM中的计时功能上等同于

所有JEDEC标准8K ×8 SRAM 。该装置也可以很容易被取代的ROM，EPROM和

EEPROM的插座上提供读/写非易失性以及增加的实时时钟功能。该

实时时钟的信息驻留在最高的8个RAM位置。 RTC寄存器包含

年，月，日，星期，时，分，秒的数据在24小时BCD格式。更正为天

月份和闰年自动进行。 RTC时钟寄存器是双缓冲来

避免不正确的数据的访问时可能出现的时钟的更新周期。双缓冲系统也

避免时间上的损失倒数计时有增无减通过访问时间寄存器的数据。该

DS1643还包含电源失效电路，取消选择设备时的V

供应中

一个彻头彻尾的耐受性条件。此功能可以防止数据丢失的不可预测的系统操作

低V带来的

为避免错误的访问和更新周期。

套餐

该DS1643有两种封装： 28引脚DIP模块和34引脚PowerCap模块。 28针

DIP型模块集成了晶体，锂能源和硅都在同一个包中。 34针

PowerCap模板设计了用于连接到一个单独的PowerCap触点（ DS9034PCX ）

包含晶体和电池。这种设计允许的PowerCap可以安装在顶部

在完成表面后DS1643P安装过程。表面后安装的PowerCap

安装过程中防止损坏晶体和电池由于所需的焊料高温

回流。在安装PowerCap被锁定式设计，防止反向插入。 PowerCap模块板和安装PowerCap

是单独订购和运输分开的容器。为的PowerCap的部件号为

DS9034PCX.

时钟操作 - 读取软时钟

而双缓冲寄存器结构减少了读取不正确的数据，内部更新的机会

到DS1643时钟寄存器应时钟数据之前被停止读出，以防止数据的读出中

过渡。然而，停止内部时钟的寄存器的更新过程中不影响时钟精度。

当1被写入到读取位的更新被中止，在控制第七最显著位

反映计数，也就是一天，日期和时间，这是目前在发出halt命令的那一刻。

然而，双缓冲系统的内部时钟寄存器不断更新，使得时钟

精度不会受到数据的访问。所有的DS1643寄存器同时更新

之后，时钟状态复位。更新是在一秒钟内后读取位写入0 。

3 17

DS1643/DS1643P

图1.框图

DS1643/

DS1643P

表1.真值表

10%

CE2

模式

DESELECT

写

读

DESELECT

高Z

DATA IN

数据输出

高-Z

动力

待机

活跃

CMOS待机

数据保持方式

<4.5V >

BAT

＆ LT ; V

BAT

设置时钟

控制寄存器的8位是写入位。设定的写入位为1时，象读位，停止更新

到DS1643寄存器。然后，用户可以将它们与正确的星期，日期和时间数据以24小时

BCD格式。复位写入位到0 ，然后这些值传送到实际时钟计数器和

允许恢复正常操作。

停止和启动时钟振荡器

时钟振荡器可以随时停止。以增加保质期，该振荡器可以被关闭

以最小化从电池的漏电流。该

OSC

比特是MSB为秒寄存器。将其设置为

1振荡器停振。

频率测试位

比特当天字节6为频率测试位。当频率测试位被置为逻辑1，并且

振荡器运行，对LSB秒寄存器将切换为512Hz 。当秒注册为

被读出后， DQ0线将在512Hz频率的切换，只要获取条件仍然有效

（即

低，

低， CE2高，地址秒钟注册仍然有效，稳定的）。

4 17

DS1643/DS1643P

时钟精度（ DIP MODULE ）

该DS1643是保证计时精确度内

每月分钟，在25℃ 。

时钟精度（ POWERCAP MODULE ）

该DS1643P和DS9034PCX各自独立为精度进行测试。一旦安装在一起时，

模块是保证保持时间的精确度内

1.53

每月（为35ppm ）分钟25C 。

表2.寄存器映射，存储区1

地址

1FFF

1FFE

1FFD

1FFC

1FFB

1FFA

1FF9

1FF8

OSC

=停止位

W =写位

—

OSC

—

数据

—

功能

YEAR

MONTH

日期

天

小时

分钟

秒

控制

范围

00-99

01-12

01-31

01-07

00-23

00-59

R =读位

X =未使用

FT =频率测试

注意：

所有显示的“X”位不被使用，但必须设置为“0”，进行适当的时钟操作。

检索数据从RAM或时钟

的DS1643是在读模式下，每当

（写使能）为高和

（芯片使能）是低的。该

器架构允许的纹波通过访问任何的在NV SRAM中的地址位置。有效

数据将在T内的DQ引脚

之后的最后一个地址输入是稳定的，从而提供了

和

访问时间和状态感到满意。如果

访问时间得不到满足，有效数据将

可在芯片的后者允许访问（叔

CEA

），或者，在输出使能访问时间（t

OEA

）。的状态

数据输入/输出引脚（DQ）是由控制

和

。如果输出为t之前激活

中，数据

线被驱动到一个中间状态，直到吨

。如果地址输入，而改变

和

仍然有效，输出数据有效期为输出数据保持时间（t

），但将会进入不确定

直到下一个地址的访问。

将数据写入RAM或时钟

在DS1643处于写模式时

和

处于其活性状态。写的是开始

参考后者发生过渡

。该地址必须在整个持有有效

该循环。

必须返回非活动最少的t

之前，另一次读的起始或

写周期。数据必须是有效的吨

之前写的结尾，并保持有效吨

之后。在一个

典型应用中，

信号将是在写周期期间高。不过，

设置可以是有源

那小心与数据总线，以避免总线冲突。如果

低前

低转换

数据总线可以成为活性与由地址输入定义的读出的数据。在低过渡

将

然后禁用输出吨

WEZ

后

变为有效。

5 17

DS1643/DS1643P

非易失时钟RAM

www.dalsemi.com

特点

集成的NV SRAM ，实时时钟，

水晶，电源失效控制电路及锂

能源

时钟寄存器相同的访问到

静态RAM 。这些寄存器是常驻在

8顶部RAM地址。

拥有超过10年的完全不挥发

在没有电源的操作

70纳秒到100纳秒访问时间

BCD编码的年，月，日，星期，小时，

分钟，并与闰年秒

补偿有效期至2100年

电源失效写保护允许± 10 ％

电源容限

锂能源电

断开，维持保鲜状态，直到电源

施加首次

DS1643只（ DIP模块）

- 标准的JEDEC字节宽度的8K ×8 RAM

引脚

只有DS1643P （ PowerCap模板）

- 表面贴装封装，可直接

包含连接的PowerCap

电池和水晶

- 可更换电池（安装PowerCap ）

- 电源失效输出

- 引脚对引脚与其他兼容

的DS164XP时钟RAM密度

引脚分配

A12

DQ0

DQ1

DQ2

GND

VCC

CE2

A11

A10

DQ7

DQ6

DQ5

DQ4

DQ3

28引脚密封封装

（ 700密耳扩展）

PFO

DQ7

DQ6

DQ5

DQ4

DQ3

DQ2

DQ1

DQ0

GND

GND V

BAT

A12

A11

A10

34 -PIN PowerCap模板

（使用DS9034PCX的PowerCap ）

订购信息

DS1643-XXX

28引脚DIP模块

-70

70 ns访问

-100

100 ns访问

34 -PIN PowerCap模板

-70

70 ns访问

-100

100 ns访问

POWERCAP

（必填，必须订购

另发）

1 14

022101

*DS1643P-XXX

*DS9034PCX

DS1643/DS1643P

引脚说明

A0-A12

CE2

- 地址输入

- 芯片使能

- 芯片使能2 （ DIP模块

只）

- 输出使能

- 写使能

- +5伏

GND

DQ0-DQ7

RST

X1, X2

BAT

- 地面

- 数据输入/输出

- 无连接

- 上电复位输出

（ PowerCap模板）

- 水晶连接

- 电池连接

描述

的DS1643是一个8K ×8非易失性静态RAM与一个全功能的实时时钟（RTC ），其

无论是在一字节宽的格式访问。非易失性RAM中的计时功能上等同于

所有JEDEC标准8K ×8 SRAM 。该装置也可以很容易被取代的ROM，EPROM和

EEPROM的插座上提供读/写非易失性以及增加的实时时钟功能。该

实时时钟的信息驻留在最高的8个RAM位置。 RTC寄存器包含

年，月，日，星期，时，分，秒的数据在24小时BCD格式。更正为天

月份和闰年自动进行。 RTC时钟寄存器是双缓冲来避免

不正确的数据的访问时可能出现的时钟的更新周期。双缓冲系统也

避免时间上的损失倒数计时有增无减通过访问时间寄存器的数据。该

DS1643还包含电源失效电路，取消选择设备时的V

供应中

一个彻头彻尾的耐受性条件。此功能可以防止数据丢失的不可预测的系统操作

低V带来的

为避免错误的访问和更新周期。

套餐

该DS1643有两种封装： 28引脚DIP模块和34引脚PowerCap模块。 28针

DIP型模块集成了晶体，锂能源和硅都在同一个包中。 34针

PowerCap模板设计了用于连接到一个单独的PowerCap触点（ DS9034PCX ）

包含晶体和电池。这种设计允许的PowerCap可以安装在顶部

在完成表面后DS1643P安装过程。表面后安装的PowerCap

安装过程中防止损坏晶体和电池由于所需的焊料高温

回流。在安装PowerCap被锁定式设计，防止反向插入。 PowerCap模块板和安装PowerCap

是单独订购和运输分开的容器。为的PowerCap的部件号为

DS9034PCX.

时钟操作 - 读取软时钟

而双缓冲寄存器结构减少了读取不正确的数据，内部更新的机会

到DS1643时钟寄存器应时钟数据之前被停止读出，以防止数据的读出中

过渡。然而，停止内部时钟的寄存器的更新过程中不影响时钟精度。

当1被写入到读取位的更新被中止，在控制第七最显著位

反映计数，也就是一天，日期和时间，这是目前在发出halt命令的那一刻。

然而，双缓冲系统的内部时钟寄存器不断更新，使得时钟

精度不会受到数据的访问。所有的DS1643寄存器同时更新

之后，时钟状态复位。更新是在一秒钟内后读取位写入0 。

2 14

DS1643/DS1643P

框图DS1643

图1

DS1643真值表

表1

5伏

10%

＆ LT ; 4.5伏

＆ GT ; V

BAT

＆ LT ; V

BAT

CE2

模式

DESELECT

写

读

DESELECT

高Z

DATA IN

数据输出

高Z

动力

待机

活跃

CMOS待机

数据保留

模式

设置时钟

控制寄存器的8位是写入位。设定的写入位为1时，象读位，停止更新

到DS1643寄存器。然后，用户可以将它们与正确的星期，日期和时间数据以24小时

BCD格式。复位写入位到0 ，然后这些值传送到实际时钟计数器和

允许恢复正常操作。

停止和启动时钟振荡器

时钟振荡器可以随时停止。以增加保质期，该振荡器可以被关闭

以最小化从电池的漏电流。该

OSC

比特是MSB为秒寄存器。将其设置为

1振荡器停振。

频率测试位

比特当天字节6为频率测试位。当频率测试位被置为逻辑1，并且

振荡器运行，对LSB秒寄存器将切换为512赫兹。当秒注册为

被读出后， DQ0线将在512 Hz的频率进行切换，只要获取条件仍然有效

（即

低，

低， CE2高，地址秒钟注册仍然有效，稳定的）。

时钟精度（ DIP MODULE ）

该DS1643是保证计时精确度内

±1

每月分钟，在25℃ 。

时钟精度（ POWERCAP MODULE ）

该DS1643P和DS9034PCX各自独立为精度进行测试。一旦安装在一起时，

模块是保证保持时间的精确度内

±1.53

每月（为35ppm ）分钟，在25℃ 。

3 14

DS1643/DS1643P

DS1643寄存器映射 - BANK1

表2

ADDRES

1FFF

1FFE

1FFD

1FFC

1FFB

1FFA

1FF9

OSC

1FF8

OSC

=停止位

= WRITE位

数据

R =读位

X =未使用

功能

YEAR

00-99

MONTH

01-12

日期

01-31

天

01-07

小时

00-23

分钟

00-59

秒

00-59

控制

FT =频率测试

注意：

所有显示的“X”位不专用于任何特定的功能，并且可以被用作普通RAM比特。

检索数据从RAM或时钟

的DS1643是在读模式下，每当

（写使能）为高和

（芯片使能）是低的。该

器架构允许的纹波通过访问任何的在NV SRAM中的地址位置。有效

数据将在T内的DQ引脚

之后的最后一个地址输入是稳定的，从而提供了

和

访问时间和状态感到满意。如果

访问时间得不到满足，有效数据将

可在芯片的后者允许访问（叔

CEA

），或者，在输出使能访问时间（t

OEA

）。的状态

数据输入/输出引脚（DQ）是由控制

和

。如果输出为t之前激活

中，数据

线被驱动到一个中间状态，直到吨

。如果地址输入，而改变

和

仍然有效，输出数据有效期为输出数据保持时间（t

），但将会进入不确定

直到下一个地址的访问。

将数据写入RAM或时钟

在DS1643处于写模式时

和

处于其活性状态。写的是开始

参考后者发生过渡

。该地址必须在整个持有有效

该循环。

必须返回非活动最少的t

之前，另一次读的起始或

写周期。数据必须是有效的吨

之前写的结尾，并保持有效吨

之后。在一个

典型应用中，

信号将是在写周期期间高。不过，

设置可以是有源

那小心与数据总线，以避免总线冲突。如果

低前

低转换

数据总线可以成为活性与由地址输入定义的读出的数据。在低过渡

将

然后禁用输出吨

WEZ

后

变为有效。

数据保持方式

当V

是在额定范围（V

＆ GT ; 4.5伏）与上面所描述的DS1643可接

读取或写入周期。然而，当V

下面是电源故障点V

（点处写

保护时）内部时钟寄存器和RAM是从访问被封锁。这是通过

在内部通过经由所述禁止访问

信号。此时的上电复位输出信号（

RST

）会

驱动低电平有效，并保持有效，直到V

返回到正常的水平。当V

低于

内部电池供电的电平，输入功率是从V切换

引脚连接到内部电池和

时钟活动，RAM和时钟数据从电池直至V保持

返回到标称

4 14

DS1643/DS1643P

的水平。该

RST

信号是漏极开路输出，需要一个上拉了起来。除

RST

所有控制，数据，

和地址信号必须关机当V

断电。

电池长寿

在DS1643具有被设计为用于时钟活动提供能量的锂电源和时钟

和RAM数据保持在V

供给不存在。该内部电源的能力

足以将DS1643连续供电为在它安装在设备的使用寿命。为

规范的目的，预期寿命为10年，在25 ℃下，在内部时钟振荡器运行

没有V的

力。每个DS1643是从达拉斯半导体附带的锂能源

源断开，保证精力充沛的能力。当V

首先应用的水平大于

中，锂电池启用备用电池的操作。实际寿命

因为没有锂电池的能量被消耗Ds1643将超过10年更长的时间当V

目前。

5 14

19-5058 ;启5/10

DS1643/DS1643P

非易失时钟RAM

www.maxim-ic.com

特点

集成的NV SRAM ，实时时钟，

水晶，电源失效控制电路和

锂能源

时钟寄存器相同的访问到

静态RAM 。这些寄存器驻留在

8顶部RAM地址。

拥有超过10年的完全不挥发

在没有电源的操作

85ns和100ns的访问时间

BCD编码的年，月，日，星期，时，

分钟，并与闰年秒

补偿有效期至2100年

电源失效写保护允许± 10 ％

电源容限

锂能源电

断开，维持保鲜状态功耗

施加首次

DS1643只（ DIP模块）

标准的JEDEC字节宽8K ×8 RAM

引脚

UL认可

只有DS1643P （ PowerCap模板）

表面贴装可直接

包含连接的PowerCap

电池和水晶

可更换电池（安装PowerCap ）

电源失效输出

引脚对引脚兼容于其他密度

DS164XP时钟RAM

销刀豆网络gurations

顶视图

北卡罗来纳州

A12

DQ0

DQ1

DQ2

GND

DS1643

CE2

A11

A10

DQ7

DQ6

DQ5

DQ4

DQ3

DIP封装

（ 700密耳扩展）

北卡罗来纳州

PFO

DQ7

DQ6

DQ5

DQ4

DQ3

DQ2

DQ1

DQ0

GND

DS1643P

GND V

BAT

北卡罗来纳州

A12

A11

A10

PowerCap模板

（使用DS9034PCX的PowerCap ）

订购信息

部分

DS1643-85+

DS1643-100+

DS1643P-85+

DS1643P-100+

电压范围

(V)

5.0

温度范围

0 ° C至+ 70°C

PIN- PACKAGE

28 EDIP （ 0.740 ）

34-PowerCap*

顶标

DS1643+85

DS1643+100

DS1643P+85

DS1643P+100

需要DS9034I - PCX +和DS9034 - PCX + （必须单独订购）。

+表示无铅（Pb ） - 免费/符合RoHS标准的封装。顶标将包括无铅器件一个“ + ”符号。

1 17

DS1643/DS1643P

引脚说明

针

PDIP

POWERCAP

1, 2, 3,

31–34

—

名字

北卡罗来纳州

A12

A10

A11

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

CE2

PFO

GND

X1, X2,

BAT

无连接

功能

地址输入

数据输入/输出

低电平有效芯片使能输入

低电平有效输出使能输入

芯片使能2输入（高电平有效）

低电平有效写使能输入

电源输入

低电平有效电源失效输出。这种漏极开路引脚需要一个

上拉电阻才能正常工作。

地

水晶连接，电池连接

2 17

DS1643/DS1643P

描述

该DS1643是8K ×8非易失性静态RAM采用了全功能的实时时钟（ RTC）是

无论是在一字节宽的格式访问。非易失性RAM中的计时功能上等同于

所有JEDEC标准8K ×8 SRAM 。该装置也可以很容易被取代的ROM，EPROM和

EEPROM的插座上提供读/写非易失性以及增加的实时时钟功能。该

实时时钟的信息驻留在最高的8个RAM位置。 RTC寄存器包含

年，月，日，星期，时，分，秒的数据在24小时BCD格式。更正为天

月份和闰年自动进行。 RTC时钟寄存器是双缓冲来

避免不正确的数据的访问时可能出现的时钟的更新周期。双缓冲系统也

避免时间上的损失倒数计时有增无减通过访问时间寄存器的数据。该

DS1643还包含电源失效电路，取消选择设备时的V

供应中

一个彻头彻尾的耐受性条件。此功能可以防止数据丢失的不可预测的系统操作

低V带来的

为避免错误的访问和更新周期。

套餐

该DS1643有两种封装： 28引脚DIP模块和34引脚PowerCap模块。 28针

DIP型模块集成了晶体，锂能源和硅都在同一个包中。 34针

PowerCap模板设计了用于连接到一个单独的PowerCap触点（ DS9034PCX ）

包含晶体和电池。这种设计允许的PowerCap可以安装在顶部

在完成表面后DS1643P安装过程。表面后安装的PowerCap

安装过程中防止损坏晶体和电池由于所需的焊料高温

回流。在安装PowerCap被锁定式设计，防止反向插入。 PowerCap模块板和安装PowerCap

是单独订购和运输分开的容器。为的PowerCap的部件号为

DS9034PCX.

时钟操作 - 读取软时钟

而双缓冲寄存器结构减少了读取不正确的数据，内部更新的机会

到DS1643时钟寄存器应时钟数据之前被停止读出，以防止数据的读出中

过渡。然而，停止内部时钟的寄存器的更新过程中不影响时钟精度。

当1被写入到读取位的更新被中止，在控制第七最显著位

反映计数，也就是一天，日期和时间，这是目前在发出halt命令的那一刻。

然而，双缓冲系统的内部时钟寄存器不断更新，使得时钟

精度不会受到数据的访问。所有的DS1643寄存器同时更新

之后，时钟状态复位。更新是在一秒钟内后读取位写入0 。

3 17

DS1643/DS1643P

图1.框图

DS1643/

DS1643P

表1.真值表

10%

CE2

模式

DESELECT

写

读

DESELECT

高Z

DATA IN

数据输出

高-Z

动力

待机

活跃

CMOS待机

数据保持方式

<4.5V >

BAT

＆ LT ; V

BAT

设置时钟

控制寄存器的8位是写入位。设定的写入位为1时，象读位，停止更新

到DS1643寄存器。然后，用户可以将它们与正确的星期，日期和时间数据以24小时

BCD格式。复位写入位到0 ，然后这些值传送到实际时钟计数器和

允许恢复正常操作。

停止和启动时钟振荡器

时钟振荡器可以随时停止。以增加保质期，该振荡器可以被关闭

以最小化从电池的漏电流。该

OSC

比特是MSB为秒寄存器。将其设置为

1振荡器停振。

频率测试位

比特当天字节6为频率测试位。当频率测试位被置为逻辑1，并且

振荡器运行，对LSB秒寄存器将切换为512Hz 。当秒注册为

被读出后， DQ0线将在512Hz频率的切换，只要获取条件仍然有效

（即

低，

低， CE2高，地址秒钟注册仍然有效，稳定的）。

4 17

DS1643/DS1643P

时钟精度（ DIP MODULE ）

该DS1643是保证计时精确度内

每月分钟，在25℃ 。

时钟精度（ POWERCAP MODULE ）

该DS1643P和DS9034PCX各自独立为精度进行测试。一旦安装在一起时，

模块是保证保持时间的精确度内

1.53

每月（为35ppm ）分钟25C 。

表2.寄存器映射，存储区1

地址

1FFF

1FFE

1FFD

1FFC

1FFB

1FFA

1FF9

1FF8

OSC

=停止位

W =写位

—

OSC

—

数据

—

功能

YEAR

MONTH

日期

天

小时

分钟

秒

控制

范围

00-99

01-12

01-31

01-07

00-23

00-59

R =读位

X =未使用

FT =频率测试

注意：

所有显示的“X”位不被使用，但必须设置为“0”，进行适当的时钟操作。

检索数据从RAM或时钟

的DS1643是在读模式下，每当

（写使能）为高和

（芯片使能）是低的。该

器架构允许的纹波通过访问任何的在NV SRAM中的地址位置。有效

数据将在T内的DQ引脚

之后的最后一个地址输入是稳定的，从而提供了

和

访问时间和状态感到满意。如果

访问时间得不到满足，有效数据将

可在芯片的后者允许访问（叔

CEA

），或者，在输出使能访问时间（t

OEA

）。的状态

数据输入/输出引脚（DQ）是由控制

和

。如果输出为t之前激活

中，数据

线被驱动到一个中间状态，直到吨

。如果地址输入，而改变

和

仍然有效，输出数据有效期为输出数据保持时间（t

），但将会进入不确定

直到下一个地址的访问。

将数据写入RAM或时钟

在DS1643处于写模式时

和

处于其活性状态。写的是开始

参考后者发生过渡

。该地址必须在整个持有有效

该循环。

必须返回非活动最少的t

之前，另一次读的起始或

写周期。数据必须是有效的吨

之前写的结尾，并保持有效吨

之后。在一个

典型应用中，

信号将是在写周期期间高。不过，

设置可以是有源

那小心与数据总线，以避免总线冲突。如果

低前

低转换

数据总线可以成为活性与由地址输入定义的读出的数据。在低过渡

将

然后禁用输出吨

WEZ

后

变为有效。

5 17

DS1643

非易失时钟RAM

特点

引脚分配

A12

DQ0

DQ1

DQ2

GND

VCC

CE2

A11

A10

DQ7

DQ6

DQ5

DQ4

DQ3

外形，装配和功能与MK48T08兼容

时钟RAM

集成的NV SRAM ，实时时钟，晶振，加电

故障控制电路和锂电池

标准的JEDEC单字节宽， 8K ×8静态RAM的引脚

时钟

寄存器进行访问，等同于静态

内存。这些寄存器是居住在八顶部

RAM的位置。

没有权力

在超过10年的运作完全非易失性

120纳秒至150纳秒访问时间

石英精度

±1

分月@ 25 ° C，厂

CALIBRATED

BCD编码的年，月，日，星期，时，分，

并与闰年补偿秒有效期至

2100

28 -PIN密封封装

（ 700英里扩展）

电源失效

写保护允许

±10%

电源容限

订购信息

DS1643–XXX

28引脚DIP模块

-120 120 ns访问

-150 150 ns访问

描述

该DS1643是8K ×8非易失性静态RAM与

全功能的实时时钟，这是在这两个访问

一字节的格式。非易失计时RAM是

相当于引脚和功能的任何JEDEC标准

8K ×8 SRAM 。该装置也可以很容易被取代的

在ROM ， EPROM和EEPROM插槽，分别提供读/

写非易失性并增加了实时时钟的

功能。实时时钟信息驻留在

8至上RAM单元。 RTC寄存器

包含年，月，日，星期，时，分，和SE-

以24小时BCD格式conds数据。更正为

月份和闰年的天是自动进行的。

RTC时钟寄存器双缓冲来避免

不正确的数据的访问可能会出现在时钟上调

日周期。双缓冲系统还可以防止

时间上的损失倒数计时非

按访问时间寄存器的数据减弱。在DS1643

也包含它自己的电源故障电路， dese-

脉冲编码设备时的V

电源是一个彻头彻尾的容

ANCE条件。此功能可以防止数据丢失，从

不可预知的系统运行低V带来的

为避免错误的访问和更新周期。

ECopyright

1995年，由达拉斯半导体公司。

专利和其他知识产权，请参考

Dallas Semiconductor的数据手册。

041697 1/11

DS1643

引脚说明

A0–A12

GND

DQ0-DQ7

–

地址输入

芯片使能

OUTPUT ENABLE

写使能

无连接

+5伏

地

数据输入/输出

时钟操作 - 阅读的

时钟

尽管双缓冲寄存器结构降低了

读取不正确的数据，内部更新的机会

DS1643时钟寄存器应时钟前暂停

数据被读出，以防止读出在过渡数据。

然而，停止内部时钟寄存器更新

过程中不影响时钟精度。更新是

当1被写入到读位停止时，第七

在控制寄存器中最显著位。只要一

1保持在该位置时，更新被中止。经过

停止发出后，寄存器反映的数量，也就是一天，

日期和时间，这是目前在此刻停止

命令发出。然而，内部时钟稳压

双缓冲系统存器继续更新

使时钟精度不受接入

的数据。所有的DS1643寄存器被更新simul-

taneously后，时钟状态被重置。更新是

内的第二后读出位写入零。

DS1643框图

图1

32.768千赫

振荡器和

时钟倒计时

链

时钟

8K ×8 NV SRAM

BAT

电源监视器，

开关，及

写保护

电源良好

A0–A12

DQ0–DQ7

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DS1643

DS1643真值表

表1

5伏

10%

＆ LT ; 4.5伏

＆ GT ; V

BAT

＆ LT ; V

BAT

CE2

模式

DESELECT

写

读

DESELECT

高Z

DATA IN

数据输出

高Z

动力

待机

活跃

CMOS待机

数据保留

模式

设置时钟

控制寄存器的8位是写入位。环境

写位为1 ，如读位，停止更新

在DS1643寄存器。然后，用户可以用它们加载

以24小时的BCD换正确的星期，日期和时间数据

垫子。复位写入位到零，然后转移

这些值的实际时钟计数器，并允许

恢复正常操作。

运行时，对LSB秒寄存器将在切换

512赫兹。当秒寄存器被读出时，

DQ0线将在512赫兹的频率进行切换，只要

对于准入条件仍然有效（即CE低， OE低，

CE2高，且地址秒钟注册仍然有效

和稳定）。

时钟精度

该DS1643是保证计时精确度

内

±1

每月分钟，在25℃ 。时钟是卡利

校准，在使用由Dallas Semiconductor的工厂

特殊的校准非易失调谐元件。该

DS1643不需要额外的校准和温

perature偏差将有最不可忽视的作用

应用程序。出于这个原因，场时钟的方法校准 -

振器不可用，而不是必要的。尝试

校准可与类似DE-使用的时钟

副类型（ MK48T08家族）不会有任何影响

即使DS1643似乎接受校准

数据。

停止和启动时钟

振荡器

时钟振荡器可以随时停止。要在 -

弄皱的保质期，振荡器可以被关闭，以

最小化从电池的漏电流。对OSC位

最高位为秒寄存器。将其设置为1站

振荡器。

频率测试位

比特当天字节6为频率测试位。当

频率测试位被设置为逻辑“1”和所述振荡器是

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DS1643

DS1643寄存器映射 - BANK1

表2

数据

地址

1FFF

1FFE

1FFD

1FFC

1FFB

1FFA

1FF9

1FF8

–

OSC

–

读位

未使用

–

FT =

YEAR

MONTH

日期

天

小时

分钟

秒

控制

00–99

01–12

01–31

01–07

00–23

00–59

功能

OSC =停止位

= WRITE位

频率测试

注意：

所有显示的“X”位不专用于任何特定的功能，并且可以被用作普通RAM比特。

检索数据从RAM或时钟

在DS1643在读模式，每当我们（写

使能）为高和CE （芯片使能）是低的。该装置

架构允许的纹波通过访问任何的

地址位置在NV SRAM 。有效数据将被

可在T内的DQ引脚

的最后一个地址后

投入是稳定的，提供了CE和OE访问

时间和状态感到满意。如果CE或OE访问时间

得不到满足，有效数据将可在后期

芯片使能访问（T

CEA

），或者，在输出使能访问

时间（t

OEA

）。的数据输入/输出管脚的状态（DQ）

通过CE和OE控制。如果输出被激活

吨前

中，数据线被驱动到中间

状态，直到吨

。如果地址输入，而改变

CE和OE仍然有效，输出数据将保持有效

输出数据保持时间（t

），但将会进入不确定

直到下一个地址的访问。

将数据写入RAM或时钟

该DS1643是在写入模式下，每当我们和CE

处于其活性状态。写的开始被引用

以WE或CE后者发生转变。这种吸附

衣服必须在整个周期保持有效。 CE或

我们必须回归沉寂最低的t

之前

另一种读或写周期的开始。在必须将数据

有效吨

之前写的结尾，并保持有效

之后。在典型的应用中，在OE信号将

是在写周期期间高。不过， OE可以活动

前提是小心与数据总线，以避免公交车

争。如果OE是低电平转换WE低的前

数据总线可以成为主动与定义读取数据

地址输入。就那么我们将显示一个低转换

能够输出吨

WEZ

之后，我们去活跃。

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DS1643

数据保持方式

当V

是在额定范围（V

> 4.5伏）的

作为由读如上所述DS1643可接

或写周期。然而，当V

是pow-以下

ER-故障点V

（点处写保护时）

内部时钟寄存器和RAM从AC-受阻

塞斯。这是通过抑制AC-内部完成

通过了CE和CE2信号塞斯。当V

瀑布下方

内部电池供电的电平，输入功率是

从V切换

引脚连接到内部电池和

时钟活动，RAM和时钟数据从保持

电池，直到V

返回到额定电平。

内置电池长寿

该DS1643有一个自包含的锂源动力

被设计成用于时钟活动提供能量，并

时钟和RAM中的数据保持在V

供应

不存在。该内部电源的能力

足以将DS1643连续供电的

生活中所安装的设备的。对于specifi-

阳离子而言，预期寿命为10年，在25℃

与在不存在内部时钟振荡器运行

V的

力。该DS1643是从达拉斯运

半导体与时钟振荡器被关闭，所以

预期寿命，应考虑到从一开始

时间的时钟振荡器，首先导通。现实生活中EX-

在DS1643的pectancy将比10长得多

多年以来没有内置锂电池的能量所配置

SUMED当V

是否存在。实际上，在大多数应用

中，请在DS1643的预期寿命将近似

三方共同等于保质期（预期的使用寿命

锂离子电池与锂附空载） BAT-

tery这可能被证明是长达20年。

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