DS15BR400 / DS15BR401 4通道LVDS缓冲器/中继器带预加重
2007年5月
DS15BR400/DS15BR401
4通道LVDS缓冲器/中继器带预加重
概述
该DS15BR400 / DS15BR401四通道LVDS缓冲器/
中继器能够实现高达2 Gbps的数据速率的。高速
数据路径和流通引脚尽量减少内部设备
抖动和简化电路板布局，而预加重过
来自有损背板和电缆ISI抖动的影响。该
接口差分输入到LVDS和总线LVDS信号
如有关国家的10位，16位和18位总线LVDS
串行解串器，以及CML和LVPECL 。差分输入
而DS15BR400的输出在内部终止
100Ω电阻，以提高性能并减少电路板
空间。该DS15BR401没有输入终止再
电阻取值。所述中继器的功能是用于提升特别有用
对于更长的距离传输损耗电缆和信号
背板。
该DS15BR400 / DS15BR401是从单个电源
3.3V电源供电，消耗578毫瓦（典型值） 。他们工作在
全-40°C至+ 85°C工业温度范围，
提供节省空间的LLP- 32和TQFP -48封装。
特点
■
DC到2 Gbps的低抖动，高抗干扰，低功耗
■
■
■
■
■
■
■
■
手术
预加重6dB的驱动损耗的底板及电缆
LVDS / CML / LVPECL兼容的输入， LVDS输出
片100
输出终端，可选配100
输入
终止
在LVDS输入和输出15 kV ESD保护
3.3V单电源供电
工业-40 + 85℃温度范围内
节省空间的LLP- 32或TQFP -48封装
可提供评估板
应用
■
电缆扩工程应用
■
信号重复和缓冲
■
数码路由器
典型用途
20188950
2007美国国家半导体公司
201889
www.national.com
DS15BR400/DS15BR401
引脚说明
针
名字
IN0+
IN0
IN1+
IN1
IN2+
IN2
IN3+
IN3
OUT0+
OUT0
OUT1+
OUT1
OUT2+
OUT2
OUT3+
OUT3-
PWDN
PEM
动力
V
DD
GND
3, 4, 5, 7, 10, 11, 3, 4, 6, 7, 20,
28, 29, 32, 33
21
8, 9, 17, 18, 23,
24, 37, 38, 43,
44
5 （注1 ）
一，电源
一，地面
V
DD
= 3.3V, ±10%
LVDS和CMOS电路的接地参考。对于LLP封装， DAP
被用作初级GND连接到设备，除了销
数列。民主行动党是裸露的金属接触处的底部
LLP- 32封装。它应该连接到接地平面与至少4
通孔以获得最佳的AC性能和热性能。
无连接
引脚TQFP
数
13
14
15
16
19
20
21
22
48
47
46
45
42
41
40
39
12
2
引脚LLP
数
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
8
2
I / O类型
描述
差分输入
我， LVDS
我， LVDS
我， LVDS
我， LVDS
通道0的反相和非反相的差分输入。
信道1的反相和非反相的差分输入。
通道2的反相和非反相的差分输入。
信道3的反相和非反相的差分输入。
差分输出
O， LVDS
O， LVDS
O， LVDS
O， LVDS
通道0的反相和非反相的差分输出。 （注2 ）
信道1的反相和非反相的差分输出。 （注2 ）
通道2的反相和非反相的差分输出。 （注2 ）
信道3的反相和非反相的差分输出。 （注2 ）
数字控制接口
我， LVTTL
我， LVTTL
一个逻辑低电平PWDN激活硬件掉电模式（所有通道） 。
预加重控制输入（影响所有通道）
N / C
1,6, 25, 26, 27,
1, 17,
30, 31, 34, 35, 18,19,22, 23,
36
24
注1 ：
请注意，对于LLP封装的GND相连通的LLP封装，除了列出的实际针数背面的DAP 。
注2 ：
LVDS输出不支持多点（ BLVDS ）环境。该DS15BR400和DS15BR401的LVDS输出特性进行了优化
为点至点的背板和电缆应用。
3
www.national.com
DS15BR400/DS15BR401
符号
参数
条件
民
典型值
（注
5)
最大
单位
LVDS输出DC规格
（ OUTn的± ）
V
OD
ΔV
OD
V
OS
ΔV
OS
C
OUT
I
OS
差分输出电压，
0％预加重（注6）
改变V
OD
间
互补的国家
失调电压（注7 ）
改变V
OS
间
互补的国家
LVDS输出电容
输出短路电流
OUT + OUT-或到V
SS
OUT + OUT-或短路到地
OUT + OUT-或短接到VDD
电源电流（静态）
I
CC
电源电流
所有输入和输出使能，积极，终止
100Ω的OUT +和OUT-之间的差分负载。 PEM =
L
175
215
mA
R
L
= 100
OUT +和OUT-之间的外部电阻器
图1
250
35
1.05
35
2.5
21
6
40
40
1.18
360
500
35
1.475
35
mV
mV
V
mV
pF
mA
mA
I
CCZ
电源电流 - 掉电PWDN = L ， PEM = L
模式
差分低到高
转换时间（注12 ）
鉴别高至低
转换时间（注12 ）
差分低到高
传播延迟
鉴别高至低
传播延迟
脉冲偏差（注12 ）
输出通道间
歪斜（注12 ）
部分之间的偏移（注12 ）
抖动（ 0％预加重）
（注8）
LVDS输出使能时间
使用交替1和0的模式在200 Mbps的测量
在20％和80 ％的V
OD
.
图2,4
使用交替1和0的模式在200 Mbps的测量
在50 ％的V
OD
间输入至输出。
图2,3
|t
PLHD
–t
PHLD
|
差中的传播延迟（叔
PLHD
或T
PHLD
）在所有
输出通道。
常见的边缘，部分在相同的温度和V
CC
RJ - 交替的1和0 ，在750兆赫（注9）
DJ - K28.5模式， 1.5 Gbps的（注10 ）
TJ - PRBS 2
23
-1模式， 1.5 Gbps的（注11 ）
时间从PWDN到OUT ±从三态变化来
活跃的。
图5,6
时间从PWDN到OUT ±从主动变为三
状态。
图5,6
20
200
A
开关特性- LVDS输出
t
汉莎技术公司
t
HLT
t
PLHD
t
PHLD
t
SKD1
t
SKCC
t
SKP
t
JIT
170
170
1.0
1.0
10
25
250
250
2.0
2.0
60
75
550
0.5
14
14
1.5
30
31
20
ps
ps
ns
ns
ps
ps
ps
ps
ps
ps
s
t
ON
t
关闭
LVDS输出禁止时间
12
ns
注5 ：
典型的参数是在V测量
DD
= 3.3V ，T
A
= 25℃。他们是作为参考，而不是生产测试。
注6 ：
差分输出电压V
OD
被定义为ABS（ OUT + -OUT- ） 。差分输入电压V
ID
被定义为ABS（ IN + -IN- ） 。
注7 ：
输出失调电压V
OS
被定义为LVDS的单端输出电压处于逻辑高和逻辑低状态的平均值。
注8 ：
抖动是不是生产测试，而是通过以抽样方式特性保证。
注9 ：
随机抖动，或RJ ，测量RMS与直方图包括1500直方图窗口中点击。刺激和夹具抖动已减去。该
输入电压= V
ID
= 500 mV时，输入共模电压= V
ICM
= 1.2V ，占空比为50％ ，在750兆赫，叔
r
= t
f
= 50的ps （20％至80％）。
注10 ：
确定性抖动，或DJ，是一个峰 - 峰值。刺激和夹具跳动有所减去。输入电压= V
ID
= 500 mV时，输入共
模电压= V
ICM
= 1.2V ， K28.5模式在1.5 Gbps的，T
r
= t
f
= 50的ps （20％至80％）。在K28.5模式是重复的（ 0011111010 1100000101 ）的比特流。
注11 ：
总抖动，或TJ ，测量峰值与直方图包括3500窗口点击高峰。刺激和夹具抖动已减去。输入
电压 - V
ID
= 500 mV时，输入共模电压= V
ICM
= 1.2V, 2
23
在1.5 Gbps的-1 PRBS码型，T
r
= t
f
= 50的ps （20％至80％）。
注12 ：
未经生产测试。通过对在表征时的样本基础上进行统计分析得到保证。
5
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DS15BR400 / DS15BR401 4通道LVDS缓冲器/中继器带预加重
2006年9月
DS15BR400/DS15BR401
4通道LVDS缓冲器/中继器带预加重
概述
该DS15BR400 / DS15BR401四通道LVDS缓冲器/
中继器能够实现高达2 Gbps的数据速率的。高速
数据路径和流通引脚尽量减少内部设备
抖动和简化电路板布局，而预加重过
来自有损背板和电缆ISI抖动的影响。
差分输入接口， LVDS和总线LVDS
如有关国家的10位，16位和18位总线信号
LVDS的SerDes ，以及CML和LVPECL 。微分
输入和DS15BR400的输出是内部termi-
经过NAT与100Ω电阻，以提高性能和迷你
迈兹电路板空间。该DS15BR401没有输入
终端电阻。中继功能特别
为提高信号进行较长距离的传输有用
在有损电缆和背板。
该DS15BR400 / DS15BR401是从单个电源
3.3V电源供电，消耗578毫瓦（典型值） 。他们工作在
全-40°C至+ 85°C工业温度范围，
提供节省空间的LLP- 32和TQFP -48封装。
特点
n
DC到2 Gbps的低抖动，高抗干扰，低功耗
手术
n
预加重6dB的驱动有损背板和
电缆
n
LVDS / CML / LVPECL兼容的输入， LVDS输出
n
片100
输出终端，可选配100
输入
终止
n
在LVDS输入和输出15 kV ESD保护
n
3.3V单电源供电
n
工业-40 + 85℃温度范围内
n
节省空间的LLP- 32或TQFP -48封装
n
可提供评估板
应用
n
电缆扩工程应用
n
信号重复和缓冲
n
数码路由器
典型用途
20188950
2006美国国家半导体公司
DS201889
www.national.com
DS15BR400/DS15BR401
引脚说明
针
名字
IN0+
IN0
IN1+
IN1
IN2+
IN2
IN3+
IN3
OUT0+
OUT0
OUT1+
OUT1
OUT2+
OUT2
OUT3+
OUT3-
PWDN
PEM
动力
V
DD
3, 4, 5, 7, 10,
11, 28, 29, 32,
33
8, 9, 17, 18, 23,
24, 37, 38, 43,
44
3, 4, 6, 7,
20, 21
5 （注1 ）
一，电源
V
DD
= 3.3V,
±
10%
引脚TQFP
数
13
14
15
16
19
20
21
22
48
47
46
45
42
41
40
39
12
2
引脚LLP
数
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
8
2
I / O类型
描述
差分输入
我， LVDS
我， LVDS
我， LVDS
我， LVDS
通道0的反相和非反相的差分输入。
信道1的反相和非反相的差分输入。
通道2的反相和非反相的差分输入。
信道3的反相和非反相的差分输入。
差分输出
O， LVDS
O， LVDS
O， LVDS
O， LVDS
通道0的反相和非反相的差分输出。 （注2 ）
信道1的反相和非反相的差分输出。 （注2 ）
通道2的反相和非反相的差分输出。 （注2 ）
信道3的反相和非反相的差分输出。 （注2 ）
数字控制接口
我， LVTTL
我， LVTTL
一个逻辑低电平PWDN激活硬件掉电模式（所有
信道）。
预加重控制输入（影响所有通道）
GND
一，地面
LVDS和CMOS电路的接地参考。对于LLP封装，
DAP用作初级GND连接到该设备除
引脚数列。对DAP是裸露的金属接触时的底
该LLP- 32封装。它应该连接到接地平面与在
至少4个通孔以获得最佳的AC性能和热性能。
无连接
N / C
1,6, 25, 26, 27,
30, 31, 34, 35,
36
1, 17,
18,19,22,
23, 24
注1 ：
请注意，对于LLP封装的GND相连通的LLP封装，除了列出的实际针数背面的DAP 。
注2 ：
LVDS输出不支持多点（ BLVDS ）环境。该DS15BR400和DS15BR401的LVDS输出特性进行了优化
为点至点的背板和电缆应用。
3
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DS15BR400/DS15BR401
电气特性
符号
参数
（续）
在推荐，除非其他指定的工作电源和温度范围内。
条件
民
典型值
（注
5)
最大
单位
LVDS输出DC规格
（ OUTn的
±
)
V
OD
V
OD
V
OS
V
OS
C
OUT
I
OS
差分输出电压，
0％预加重（注6）
改变V
OD
间
互补的国家
失调电压（注7 ）
改变V
OS
间
互补的国家
LVDS输出电容
OUT + OUT-或到V
SS
OUT + OUT-或短接到VDD
电源电流（静态）
I
CC
电源电流
所有输入和输出使能，积极，终止
与100Ω的OUT +和OUT-之间的差分负载。
PEM = L
PWDN = L ， PEM = L
175
215
mA
输出短路电流OUT + OUT-或短路到地
R
L
= 100Ω OUT +之间的外部电阻OUT-
图1
250
35
1.05
35
2.5
21
6
40
40
1.18
360
500
35
1.475
35
mV
mV
V
mV
pF
mA
mA
I
CCZ
电源电流 - 电源
Down模式
差分低到高
转换时间（注12 ）
鉴别高至低
转换时间（注12 ）
差分低到高
传播延迟
鉴别高至低
传播延迟
脉冲偏差（注12 ）
输出通道间
歪斜（注12 ）
部分之间的偏移（注12 ）
抖动（ 0％预加重）
（注8）
LVDS输出使能时间
20
200
A
开关特性 - LVDS输出
t
汉莎技术公司
t
HLT
t
PLHD
t
PHLD
t
SKD1
t
SKCC
t
SKP
t
JIT
使用交替1和0的模式在200 Mbps的测量
在20％和80 ％的V
OD
.
图2,4
使用交替1和0的模式在200 Mbps的测量
在50 ％的V
OD
间输入至输出。
图2,3
|t
PLHD
–t
PHLD
|
差中的传播延迟（叔
PLHD
或T
PHLD
）中
所有输出通道。
常见的边缘，部分在相同的温度和V
CC
RJ - 交替的1和0 ，在750兆赫（注9）
DJ - K28.5模式， 1.5 Gbps的（注10 ）
TJ - PRBS 2 -1模式， 1.5 Gbps的（注11 ）
t
ON
时间从PWDN到OUT
±
从TRI- STATE改变
活跃的。
图5,6
时间从PWDN到OUT
±
从积极的改变
三态。
图5,6
23
170
170
1.0
1.0
10
25
250
250
2.0
2.0
60
75
550
ps
ps
ns
ns
ps
ps
ps
ps
ps
ps
s
0.5
14
14
1.5
30
31
20
t
关闭
LVDS输出禁止时间
12
ns
注5 ：
典型的参数是在V测量
DD
= 3.3V ，T
A
= 25℃。他们是作为参考，而不是生产测试。
注6 ：
差分输出电压V
OD
被定义为ABS（ OUT + -OUT- ） 。差分输入电压V
ID
被定义为ABS（ IN + -IN- ） 。
注7 ：
输出失调电压V
OS
被定义为LVDS的单端输出电压处于逻辑高和逻辑低状态的平均值。
注8 ：
抖动是不是生产测试，而是通过以抽样方式特性保证。
注9 ：
随机抖动，或RJ ，测量RMS与直方图包括1500直方图窗口中点击。刺激和夹具抖动已减去。输入
电压 - V
ID
= 500 mV时，输入共模电压= V
ICM
= 1.2V ，占空比为50％ ，在750兆赫，叔
r
= t
f
= 50的ps （20％至80％）。
注10 ：
确定性抖动，或DJ，是一个峰 - 峰值。刺激和夹具跳动有所减去。输入电压= V
ID
= 500 mV时，输入共模
电压 - V
ICM
= 1.2V ， K28.5模式在1.5 Gbps的，T
r
= t
f
= 50的ps （20％至80％）。在K28.5模式是重复的（ 0011111010 1100000101 ）的比特流。
注11 ：
总抖动，或TJ ，测量峰值与直方图包括3500窗口点击高峰。刺激和夹具跳动有所减去。输入电压
= V
ID
= 500 mV时，输入共模电压= V
ICM
= 1.2V, 2
23
在1.5 Gbps的-1 PRBS码型，T
r
= t
f
= 50的ps （20％至80％）。
注12 ：
未经生产测试。通过对在表征时的样本基础上进行统计分析得到保证。
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