【】,IC型号DS1020S-15,DS1020S-15 PDF资料,DS1020S-15经销商,ic,电子元器件-51电子网

DS1020

可编程的8位

硅延迟线

www.dalsemi.com

特点

全硅延时

车型0.15纳秒， 0.25纳秒， 0.5纳秒， 1纳秒，

和2 ns的步骤

使用可编程的3线串行端口或

8位并行端口

前缘和后缘的准确性

标准的16引脚DIP封装或16引脚SOIC

经济

自动地插入，扁平

低功耗CMOS

TTL / CMOS兼容

气相，红外，波焊

Q / PO

GND

引脚分配

OUT

Q / PO

GND

OUT

DS1020采用16引脚DIP （ 300密耳）

见机甲。图科

DS1020S 16引脚SOIC （ 300密耳）

见机甲。图科

引脚说明

P0-P7

GND

OUT

- 延迟输入

- 并行程序销

- 地面

- 输出延迟

- +5伏

- 模式选择

- 启用

- 串口时钟

- 串行数据输出

- 串行数据输入

描述

在DS1020可编程的8位硅延迟线由一个8位，用户可编程的CMOS

硅集成电路。延迟值，或者使用的3线串行端口或8位编程

并行端口，可改变超过256相等的步骤。最快的型号（ -15 ）提供的最大延迟

48.25纳秒为0.15毫微秒的增量延迟，而最慢的模型（ -200 ）具有的最大延迟

520纳秒为2 ns的增量延迟。所有型号都为10 ns的固有的（步骤为零）的延迟。后

用户确定的延迟，输入逻辑状态再现无反转输出。该

DS1020是TTL和CMOS兼容，能够驱动10 74LS型负载，并同时具有上升

和下降沿精度。

的全CMOS DS1020集成电路已被设计成一个可靠的，经济的替代混合

可编程延迟线。它提供了一个标准的16针自动插入DIP和节省空间

表面贴装16引脚SOIC封装。

1 9

111799

DS1020

并行模式（S = 1 ）

在并行编程模式， DS1020的输出将重现的逻辑状态

由八个程序输入的状态来确定的延迟后输入管脚P0 - P7 。并行输入可以

使用直流电平或计算机产生的数据进行编程。对于延误频繁修改

值，跳线可被用来连接输入引脚到V

和地面。对于需要应用

频繁的定时调整， DIP开关应使用。使能引脚（E ）必须在逻辑1

硬连线实现。

当八个并行编程的位是使用计算机设置，获得了最大的灵活性

产生的数据。当数据设置（T

DSE

）和数据保持（T

DHE

）要求得到遵守，使能引脚

可用于锁存的8位总线提供的数据。使必须处于逻辑1被保持，如果它不是用来锁存

的数据。在延迟值，稳定时间每次更改（T后

EDV

或T

PDV

）的输入逻辑之前，需要

水平准确地延迟。

由于DS1020是CMOS设计中，未使用的输入引脚（ D和C ）必须连接到明确定义的

逻辑电平;它们也不应该被允许浮动。

串行模式（S = 0 ）

在串行编程模式下， DS1020的输出将再现输入的逻辑状态

后8位值确定的延迟时间移入串行端口D.在观察数据的建立

DSC

）和数据保持（T

DHC

）的要求，定时数据中的MSB到LSB的顺序装入由上升沿

串行时钟（C）。使能引脚（E）必须处于逻辑1到负载或读出的内部8位的输入寄存器

在此期间该延迟是由激活的最后一个值来确定。数据传输结束，并且新的

延迟值被激活时，使（E ）返回至逻辑0的每个变化，沉降时间（t后

EDV

）是

前的延迟是正确的需要。

如定时值被移入串行数据输入端（ D）中， 8位的输入寄存器的先前内容

在MSB到LSB的顺序移出串行输出引脚（ Q）的。通过连接一个串行输出

DS1020第二DS1020的串行输入，多个器件可以菊花链（级联）的

编程目的（图3）。单位序列的总比特数必须是8的次数

菊花链和各组的8位必须在MSB到LSB的顺序被发送。

应用程序可以通过连接串行输出引脚（Q）向所述读取DS1020延迟线的设定

通过与每千到10k欧姆（图2）的值的电阻器串行输入（D）。由于读出过程是

破坏性，电阻写入设备时恢复读取的值，并提供隔离。该

电阻必须在最后一个设备的串行输出（Q）连接到的所述第一设备的串行输入端（D）的

菊花链（图3）。为通过电阻器具有自动恢复的串行读出的，该装置用于

写串行数据必须去一个高阻抗状态。

要启动串行读取，使（E ）视为一个逻辑1，而串行时钟（ C）为逻辑0后

等待时间（t

EQV

）， 7位（ MSB），将出现在串行输出（Q）。在第一个上升（ 0

→

1 ）过渡

串行时钟（ C）所示，第7位（MSB）被重写和第6位出现在输出后一时刻t

CQV

。恢复

输入寄存器到原来的状态，这计时过程必须重复8次。中的一个的情况下

菊花链，该过程必须重复每包8倍。如果读出的值之前恢复启用

（E）返回到逻辑0时，不沉降时间（t

EDV

）是必需的和设定的延迟保持

不变。

由于DS1020是CMOS设计中，未使用的输入引脚（P1 - P7）必须连接到明确定义的逻辑

水平;它们也不应该被允许浮动。串行输出Q / P0应该被允许，如果不使用浮动。

2 9

DS1020

功能框图

图1

串行READOUT

图2

3 9

DS1020

级联多个器件（菊花链）

科幻gure 3

零件编号表格

表1

时滞及公差（单位：ns ）

部分

数

第零步

延迟时间

最大延迟

TIME （ NOM ）

拖待变

每步（ NOM ）

MAX偏离

编程的延迟

DS1020-15

DS1020-25

DS1020-50

DS1020-100

DS1020-200

10 ± 2

10 ± 3

48.25

73.75

137.5

265

520

0.15

0.25

0.5

±4

±6

±8

±20

±40

延误VS.编程值

表2

民

延迟

第零步

并行

PORT

二进制

程序

价值

部分

数

DS1020-15

DS1020-25

DS1020-50

DS1020-100

DS1020-200

10.00

10.0

10.15

10.25

10.5

10.30

10.50

11.0

10.45

10.75

11.5

10.60

11.00

12.0

10.75

11.25

12.5

用纳秒的所有延迟，参考输入引脚。

47.95

73.25

136.5

263

516

48.10

73.50

137.0

264

518

48.25

73.75

137.5

265

520

最高位

最低位

4 9

串行

PORT

最大

延迟

DS1020

DALLAS半导体测试电路

图4

测试设置说明

图4示出用于测量DS1020的定时参数的硬件配置。

输入波形是通过在软件控制下一个精确的脉冲发生器产生的。时间延迟是

由连接到输出的时间间隔计数器（20 ps分辨率）进行测定。在DS1020系列和

并行端口由接口控制的中央计算机。所有测量均完全自动化

通过计算机在IEEE 488总线控制每台仪器。

测试条件

输入：

环境温度：

电源电压（V

输入脉冲：

源阻抗：

上升和下降时间：

25°C

±=3°C

5.0V

±=0.1V

高= 3.0V

±=0.1V

低= 0.0V

±=0.1V

50欧姆最大。

3.0 ns（最大值）。

（之间测量

0.6V和2.4V ）

脉冲宽度：

500纳秒（ DS1020-15 ）

500纳秒（ DS1020-25 ）

(DS1020–50)

(DS1020–100)

(DS1020–200)

(DS1020–15)

(DS1020–25)

(DS1020–50)

(DS1020–100)

(DS1020–200)

期限：

注意：以上条件仅用于测试，并且不限制该装置的下其他数据的操作

板的条件。

输出：

输出装有一个74F04 。延迟的输入的上升沿的1.5V电平之间测量

信号和输出的对应边的1.5V电平。

5 9