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R
QPRO家庭XC1700D QML的
配置PROM
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DS070 （ V2.1 ） 2000年6月1日
产品speci fi cation
特点
认证MIL -PRF- 38535附录A QML
（合格制造商列表。 ）
此外，根据以下标准微电路可用
图纸（ SMD ） ： 5962-94717和5962-95617 。
构造的一次性可编程（OTP）的只读
存储器用来存储的配置比特流
赛灵思FPGA器件
片内地址计数器，通过增加每上升
边缘上的时钟输入端
简单的界面，在FPGA只需要一个用户
I / O引脚
级联存储较长或多个比特流
可编程复位极性（高有效或
低）与不同的FPGA解决方案的兼容性
低功耗CMOS工艺EPROM
在仅5V版本
通过领先的程序员编程支持
生产厂家。
利用赛灵思联盟和设计支持
基础系列软件包。
描述
该XC1700D QPRO 系列配置PROM的亲
用于存储赛灵思韦迪一种易于使用的，具有成本效益的方法
FPGA配置比特流。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
之后的时钟上升沿时间，数据出现在PROM
数据输出管脚，其连接到FPGA
IN
引脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。配置完成后，它会禁用
舞会。当FPGA处于从串行模式下， PROM
而FPGA必须同时时钟由一个输入信号。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可级联与家庭中的其他成员。
对器件编程，无论是赛灵思联盟或
FOUNDATION系列开发系统编译
FPGA设计文件转换成标准HEX格式，然后
转移到大多数商业PROM编程器。
VCC
VPP
GND
复位/
OE
or
OE /
RESET
CE
首席执行官
CLK
地址计数器
TC
EPROM
CELL
矩阵
产量
OE
数据
DS027_01_021500
图1：
简化框图（不显示编程电路）
2000 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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QPRO家庭XC1700D QML配置PROM的
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引脚说明
数据
数据输出，三态时，无论CE或OE无效。
在编程过程中， DATA引脚为I / O。需要注意的是OE即可
被编程为高有效或低有效。
ATION ，该引脚
必须
连接到V
CC
。如果不这样做
可能会导致不可预测的，与温度相关的操作
化和电路调试严重的问题。不要离开
V
PP
浮动！
V
CC
和GND
V
CC
是正电源引脚与GND为接地引脚。
CLK
在CLK输入的每个上升沿递增内部
地址计数器，如果两个CE和OE是活动的。
PROM引脚分配
引脚名称
数据
CLK
RESET / OE （ OE / RESET ）
CE
GND
首席执行官
V
PP
V
CC
8-pin
1
2
3
4
5
6
7
8
RESET / OE
当高，这种输入保存地址计数器复位，
3态数据输出。该输入引脚的极性
可编程为任RESET / OE或OE / RESET 。为了避免
困惑，本文介绍了引脚RESET / OE ，
虽然极性相反，可以在所有设备上。
当RESET处于激活状态时，地址计数器保持在零，
和数据输出被置于高阻抗状态。该
此输入的极性是可编程的。默认的是活性
高复位，但最好的选择是低电平有效复位，
因为它可以通过FPGA的INIT引脚被驱动。
该引脚的极性被控制在编程接口
脸上。该输入引脚使用Xilinx容易倒
HW- 130编程软件。第三方程序员
有不同的方法来反转该引脚。
容量
设备
XC1736D
XC1765D
XC17128D
XC17256D
CON组fi guration位
36,288
65,536
131,072
262,144
CE
高电平时，此引脚禁止内部地址计数器，
3态数据输出，并强制器件进入低我
CC
待机模式。
首席执行官
芯片使能输出，连接到的所述的CE输入
在菊花链下一个PROM 。该输出为低电平时，
CE和OE输入都主动和内部地址
计数器已经增加超过其终端数
（ TC ）值。换句话说： PROM时已读出，
CEO将遵循CE只要OE处于活动状态。当OE变
不活跃， CEO居高不下，直到PROM复位。注意
OE可以被编程为高有效或
低。
配置位，包括数
首部针对Xilinx FPGA和兼容
PROM的
设备
XC3000 / A系列
XC4000系列
XQ4005E
XQ4010E
XQ4013E
CON组fi guration位
14819至94984
95008到247968
95,008
178,144
247,968
舞会
XC1765D到
XC17128D
XC17128D到
XC17256D
XC17128D
XC17256D
XC17256D
V
PP
编程电压。上述规定的无过冲
最大电压允许在该引脚。对于正常的读操作
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读取顺序，通过内部地址和位访问
这是对每一个有效的上升沿递增计数器
的CCLK 。
如果用户可编程的，双函数D
IN
引脚上的
FPGA中只用于配置，它仍必须在一保持
在正常操作期间定义的水平。赛灵思FPGA拿
照顾这个自动与片上默认的上拉
电阻器。
PROM的控制
连接FPGA器件的PROM 。
PROM的（多个）的数据输出（多个）驱动器为D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
在RESET /所有的PROM的OE输入由最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
其他的方法，比如从最不发达国家推动RESET / OE
或系统复位，假设内部PROM
上电复位总是在步骤与FPGA的
内部上电复位。这可能不是一个安全
假设。
PROM的CE输入可以来自最不发达国家的驱动
或DONE引脚。用最不发达国家避免了潜在的争
在D
IN
引脚。
引线的CE输入（或唯一） PROM是由驱动
DONE输出领先的FPGA器件，提供
做完不会永久接地。否则，
LDC可以用来驱动CE，但随后必须是
用户操作期间无条件地高。 CE可以
也可以永久地绑低，但这种保存数据
输出活跃，导致了不必要的电源
电流10 mA（最大值）的。
对FPGA进行编程设有专柜
持平于完成时
当多个FPGA的配置为单个FPGA是
存储在PROM的OE引脚应与低。上
电时，内部地址计数器复位和反对
成形开始与存储在存储器中的第一程序。
由于OE引脚保持低电平时，地址计数器离开
配置完成后，不变的是完整的。因此，为了
重新编程的FPGA与另一个程序时， DONE线
被拉到低和结构开始于最后的值
地址计数器。
如果用户在FPGA中采用这种复位方法失败
配置过程。该FPGA中止配置
然后重新启动一个新的配置，如预期的，但
PROM不重置其地址计数器，因为它从来没有
只见一个高层次上的OE输入。新的配置，
因此，读出在存储器PROM和间中的剩余数据
prets它作为序言，长度计等。由于FPGA是
主人，它会发出CCLK脉冲的必要数量，
高达1600万（ 2
24
）和DONE变高。然而，该
FPGA的配置将是完全错误的，有潜力
里面的FPGA和它的输出引脚争论。这
方法必须，因此，绝对不能在有任何使用
外部复位的配置过程中的机会。
FPGA主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和其相关的互连建立
通过配置程序。该程序被加载或者
在上电时自动，或命令，视
在三个FPGA的模式引脚的状态。在主串
模式下，FPGA自动加载的配置亲
从外部存储器克。赛灵思的PROM有
被设计为与主串兼容性
模式。
在上电时或重新配置，一个FPGA进入
主串行模式，只要三个在FPGA
模式选择引脚为低（ M 0 = 0 ，M 1 = 0 ， M 2 = 0）。数据
从PROM中顺序地在单个数据线读取。同步
chronization由临时的上升沿提供
CCLK信号，这是在配置过程中产生的。
主串行模式提供了一个简单的接口配置
脸上。只有一条串行数据线和两条控制线都
需要配置一个FPGA 。从PROM数据
级联配置PROM
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的配置存储器，磁带式
caded PROM中提供了额外的内存。之后的最后一位
从第一PROM中被读取时，在下一个时钟信号输出到
PROM声称其CEO产量低，并禁止其数据
线。第二PROM认识到低级别上的CE
输入及启用其数据输出。看
图2中。
配置完成后，所有的地址计数器后
如果FPGA RESET引脚变为级联PROM的复位
低，假设PROM复位极性选项已
反转。
重新编程的FPGA与另一个程序时， DONE
线变低，配置开始的地址
计数器已经停止。在这种情况下，避免争用
数据和配置的I / O使用的D之间
IN
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VCC
DOUT
可选
菊花链式
用的FPGA
不同
CON连接gurations
可选
奴隶的FPGA
具有相同
CON连接gurations
VCC
FPGA
模式*
3.3V
4.7K
VPP
VCC
数据
CLK
CE
OE /复位
VPP
数据
DIN
RESET
RESET
CCLK
DONE
INIT
*对于模式的引脚连接，
请参考相应的FPGA数据手册。
舞会
首席执行官
CLK
CE
级联
串行
内存
OE /复位
（低将地址指针复位）
CCLK
（输出）
DIN
DOUT
（输出）
DS027_02_052200
图2：
掌握串行模式。
一次性可编程PROM支持自动加载的构造程序。
多台设备可级联，以支持其他的FPGA。早期DONE抑制PROM数据输出1 CCLK
周期FPGA的I / O之前生效。
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待机模式
该PROM进入低功耗待机模式，只要CE
被置为高电平。输出保持在高阻抗
国家无论OE输入的状态。
程序设计
该设备可以在提供程序员进行编程
赛灵思公司或合格的第三方供应商。必须将用户
确保适当的编程算法和
编程器软件的最新版本中使用。该
错误的选择，可能会永久性损坏设备。
表1：
真值表的XC1700控制输入
控制输入
RESET
待用
活跃
待用
活跃
CE
低
低
高
高
内部地址
如果地址< TC ：增量
如果地址> TC ：不改
保持复位
不改变
保持复位
数据
活跃
高-Z
高-Z
高-Z
高-Z
输出
首席执行官
高
低
高
高
高
I
CC
活跃
减少
活跃
待机
待机
注意事项：
1. XC1700 RESET输入具有可编程极性
2. TC =终端数=最高地址值。 TC + 1 = 0地址。
重要提示：请务必配合的V
PP
引脚到V
CC
在你的应用程序。永远不会离开V
PP
浮动。
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