DR8051XP
高性能的可配置
8位微控制器
3.10版本
概观
DR8051XP是
高性能，区
优化
单芯片8位的软核的EM
专门用于操作层状控制器
快
（典型的片上）和
慢
（ OFF- CHIP）
回忆。
芯被设计成具有
关于特别关注
低功率消耗
化。
另外先进的电源MAN-
理单元使DR8051XP核心
完美
用于便携式设备
其中，低功率
消耗量是强制性的。
DR8051XP软核是100％的二进制和
与业界标准的8位8051兼容
位微控制器。有两种组态
系统蒸发散DR8051XP的：
Harward
其中，外部
数据和程序总线是分开的，并
冯·诺依曼
与普通程序和EX-
ternal数据总线。 DR8051XP具有RISC architec-
TURE
快6.7倍
相比于标准
架构并执行
65-200万元IN-
structions
每秒。这种性能可以
也被利用来很大的优点在
低
动力
应用中，芯可以是
主频高达7倍以上更慢
原来的实施没有性能
点球。
DR8051XP是
完全可定制的，
哪
装置被输送中的确切配置
以满足用户的需求。
没有必要
支付额外的未使用功能和浪费
硅。
它包括
完全自动化的测试平台
本文档中提及的所有商标
是其各自所有者的商标。
同
完整的测试集
使之易于
在系统芯片的每个阶段包验证DE-
签流程。
CPU主要特点
●
100 ％软件兼容行业
标准8051
●
RISC架构使得执行IN-
structions 6.7倍的速度相比，
标准8051
●
12倍的速度倍增
●
9.6倍的速度分裂
●
2数据指针（DPTR ），更快的内存
块复制
○
高级INC &十二月模式
○
当前DPTR的自动开关
●
多达256个字节的内部（片）数据
内存
●
高达64K字节程序存储器
●
高达16M字节的外部（片）数据
内存
●
用户可编程的程序存储器的等待
对于各种各样的回忆各国解决方案
速度
●
用户可编程的外部数据存储器
等各种各样的解决方案，美国
回忆加速
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●
解复用的地址/数据总线允许
方便地连接到内存
●
额外的特殊功能界面
注册
●
完全可合成的，静止同步DE-
签署上升沿时钟和没有IN-
ternal三态
●
扫描测试准备
●
1.3 GHz的虚拟
在0.35u时钟频率
工艺流程
○
多达8个来自外设的中断源
●
4个8位I / O端口
○
每行可位寻址的数据方向
○
读单线和8位位组/写
●
3个16位定时器/计数器
○
定时器时钟由内部源
○
自动重装8位/ 16位定时器
○
外门事件计数器
●
全双工串行口
○
同步模式，固定波特率
○
8位异步模式中，固定波特率
○
9位的异步模式中，固定波特率
○
9位异步模式，可变波特率
外设
●
DoCD 调试单元
○
处理器执行控制
○
RUN
○
停止
○
走进教学
○
跳转指令
○
读写所有的处理器内容
○
程序计数器（PC）的
○
程序存储器
○
内部（直接）数据存储器
○
特殊功能寄存器（SFR ）
○
外部数据存储器
○
硬件执行断点
○
程序存储器
○
内部（直接）数据存储器
○
特殊功能寄存器（SFR ）
○
外部数据存储器
○
硬件断点在一定激活
○
程序地址（ PC）
○
地址通过任何写入内存
○
地址从存储器中读取的任何
○
地址被写入到内存中所需的数据
○
地址被从内存中读取所需的数据
○
三线通信接口
●
I2C总线控制器 - 主
○
7位和10位寻址模式
○
普通，快速，高速
○
支持多主机系统
○
时钟仲裁和同步
○
在I2C线用户自定义定时
○
系统时钟频率范围宽
○
中断产生
●
I2C总线控制器 - 从
○
正常速度100 KBS
○
速度快400 KBS
○
高速3400 KBS
○
系统时钟频率范围宽
○
用户定义的数据建立时间上的I2C线
○
中断产生
●
SPI - 主从串行外设
接口
○
支持高达系统时钟的四分之一
○
模式错误
○
写冲突错误
○
支持四个传输格式
○
系统错误检测
○
可工作在较宽范围的系统
●
电源管理单元
○
电源管理模式
○
切功能
○
STOP模式
时钟频率（建设 - 在5位定时器）
○
中断产生
●
扩展中断控制器
○
2优先级
○
最多7个外部中断源
本文档中提及的所有商标
是其各自所有者的商标。
●
可编程看门狗定时器
●
16位比较/捕获单元
○
事件捕捉
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○
脉冲的产生
○
数字信号的产生
○
门控定时器
○
精密比较器
○
脉冲宽度调制
○
脉冲宽度测量
内存风格
程序存储器类型
程序存储器状态等待
国
- Harward
- 冯·诺依曼
- 同步
- 异步
- 使用（ 0-7 ）
- 未使用
- 使用
- 未使用
- 同步
- 异步
- 使用（ 0-7 ）
- 未使用
- 使用
- 未使用
- 使用
- 未使用
- 使用
- 未使用
-
子程序
位置
●
定点运算协处理器
○
乘法 - 16位
*
16bit
○
司 - 32位/ 16位
○
司 - 16位/ 16位
○
左，右移动 - 1到31位
○
正常化
程序存储器的写入
内部数据存储器类型
外部数据存储器
等待状态
第二个数据指针
(DPTR1)
●
浮点运算协处理器IEEE-
754标准的单精度
○
FADD ， FSUB - 加法，减法
○
FMUL ， FDIV-乘法，除法
○
FSQRT-平方根
○
FUCOM - 比较
○
FCHS - 改变符号
○
FABS - 绝对值
数据指针递减
数据指针自动切换
中断
定时访问保护
电源管理模式
STOP模式
DoCD 调试单元
- 使用
- 未使用
- 使用
- 未使用
- 使用
- 未使用
- 使用
- 未使用
●
浮点运算协处理器 - IEEE- 754
标准的单精度实数，字和
短整型
○
FADD ， FSUB-加法，减法
○
FMUL ， FDIV-乘法，除法
○
FSQRT-平方根
○
FUCOM-比较
○
FCHS - 改变符号
○
FABS - 绝对值
○
FSIN ， FCOS-正弦，余弦
○
Ftan的， FATAN-相切，相切弧
除了上面提到的所有参数
可用外设和外部中断
可通过改变被排除在芯
适当的常数包文件中。
可交付
CON组fi guration
该DR8051XP以下参数
核心可以很容易调节到要求
专用的应用程序和技术。组态
芯的定量可以通过费力来制备
改变包文件中适当的常数。
没有必要改变的任何部件
代码。
源代码：
VHDL源代码和/或
Verilog源代码和/或
加密或纯文本EDIF网表
VHDL & VERILOG测试平台环境，
的Active-HDL仿真的自动宏
的ModelSim仿真的自动宏
参照响应测试
技术文档
安装注意事项
HDL核心规格
数据表
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本文档中提及的所有商标
是其各自所有者的商标。
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综合脚本
示例应用程序
技术支援
IP核实现支持
3个月维修
●
●
●
符号
CLK
RESET
ramdatai （ 7：0 ）
交付的IP核的更新，以及轻微
主版本的变化
交付的文档更新
电话&电子邮件支持
sfrdatai （ 7：0 ）
许可
可理解性和明确的许可
没有专利费的方法使使用的IP
核心容易和简单。
单设计
授权允许使用IP核
单个FPGA比特流和ASIC implementa-
化。
无限的设计，一年
许可证允许
使用IP核在无限数量的FPGA比特
流和ASIC实现。
在IP核实例的所有案件数
的设计和数字内部制造
芯片是无限的。没有时间限制
除了
1年
牌照的地方使用时间
限于12个月。
●
单设计许可证
○
VHDL ， Verilog的叫HDL源代码
○
加密或纯文本EDIF网表称为
prgdatai （ 7：0 ）
ramdatao （ 7：0 ）
ramaddr （ 7：0 ）
RAMOE
RAMWE
sfrdatao （ 7：0 ）
sfraddr （ 7：0 ）
SFROE
SFRWE
prgdatao （ 7：0 ）
prgdataz
prgaddr （15 ：0）
prgrd
prgwr
xramdatao （ 7：0 ）
xramdataz
xramaddr （23 ：0）
xramrd
xramwr
xramdatai （ 7：0 ）
int0
int1
int2
int3
int4
int5
int6
docddatai
port0i （ 7：0 ）
port1i （ 7：0 ）
port2i （ 7：0 ）
port3i （ 7：0 ）
t0
gate0
t1
gate1
t2
t2ex
capture0
capture1
capture2
capture3
rxd0i
rxd1i
mscli
msdai
SSCLI
ssdai
ss
si
mi
SCKI
docddatao
docdclk
停止
PMM
port0o （ 7：0 ）
port1o （ 7：0 ）
port2o （ 7：0 ）
port3o （ 7：0 ）
●
一年许可
○
只有加密的网络表
●
无限设计许可证
○
HDL源代码
○
网表
●
从升级
○
HDL源代码，以网表
○
单设计，以无限的设计
rxd0o
txd0
rxd1o
txd1
msclhs
msclo
msdao
ssclo
ssdao
SSO （ 7 ： 0 ）
so
mo
SCKO
sckz
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框图
CLK
RESET
prgdatai （ 7：0 ）
prgdatao （ 7：0 ）
prgdataz
prgaddr （15 ：0）
prgrd
prgwr
xramdatai （ 7：0 ）
xramdatao （ 7：0 ）
xramdataz
xramaddr （23 ：0）
xramrd
xramwr
ramdatai （ 7：0 ）
ramdatao （ 7：0 ）
ramaddr （ 7：0 ）
RAMOE
RAMWE
sfrdatai （ 7：0 ）
sfrdatao （ 7：0 ）
sfraddr （ 7：0 ）
SFROE
SFRWE
docddatai
docddatao
docdclk
操作码
解码器
ALU
引脚说明
针
CLK
RESET
RAMDATAI [7 ：0]的
TYPE
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
产量
产量
产量
产量
产量
产量
产量
产量
描述
全局时钟
全球同步复位
从内部数据存储器数据总线
从用户的特殊功能寄存器数据总线
从程序存储器输入数据总线
从外部数据存储器数据总线
外部中断0线
外部中断1号线
外部中断2号线
外部中断3线
外部中断4号线
外部中断5号线
外部中断6号线
DoCD 数据输入
端口0输入
端口1输入
端口2的输入
端口3输入
定时器0时钟线
定时器0时钟线控制门
定时器1时钟线
定时器1时钟线控制门
定时器2时钟线
定时器2控制
定时器2捕捉0线
定时器2捕获1号线
定时器2捕捉2线
定时器2的捕获3线
串行接收器输入0
串行接收器输入1
主控I2C时钟线输入
主控I2C数据输入
从I2C时钟线输入
从I2C数据输入
SPI从机选择
SPI从机输入
SPI主输入
SPI时钟输入
内部数据存储器数据总线
内部数据存储器的地址总线
内部数据存储器输出使能
内部数据存储器写使能
用户的SFR数据总线
用户的SFR地址总线
用户的特殊功能寄存器输出使能
用户的特殊功能寄存器写使能
程序存储器地址总线
节目
内存
接口
SFRDATAI [7 ：0]的
控制单元
prgdatai [7 ：0]的
xramdatai [7 ：0]的
int0
int1
int2
int3
int4
int5
int6
port0i （ 7：0 ）
port1i （ 7：0 ）
port2i （ 7：0 ）
port3i （ 7：0 ）
port0o （ 7：0 ）
port1o （ 7：0 ）
port2o （ 7：0 ）
port3o （ 7：0 ）
int0
int1
int2
int3
int4
int5
int6
docddatai
port0i [7 ：0]的
port1i [7 ：0]的
port2i [7 ：0]的
port3i [7 ：0]的
t0
gate0
t1
gate1
外
内存
接口
打断
调节器
内部数据
内存
接口
I / O端口
用户SFR
接口
DoCD
调试单元
动力
管理
单位
停止
PMM
漂浮的
点单位
乘
除法单元
t2
t2ex
capture0
t0
gate0
t1
gate1
t2
t2ex
capture1
capture2
capture3
rxd0i
rxd1i
mscli
msdai
SSCLI
ssdai
ss
si
mi
SCKI
RAMDATAO [7 ：0]的
RAMADDR [7 ：0]的
RAMOE
RAMWE
SFRDATAO [7 ：0]的
sfraddr [7 ：0]的
SFROE
SFRWE
prgaddr [15 ：0]的
定时器2
定时器0 & 1
capture0
capture1
capture2
capture3
rxd1o
rxd1i
txd1
msclhs
mscli
msclo
msdai
msdao
SSCLI
ssclo
ssdai
ssdao
比较
捕获单元
看门狗
定时器
UART 1
UART 0
rxd0o
rxd0i
txd0
so
si
mo
mi
SCKO
SCKI
sckz
ss
SSO （ 7 ： 0 ）
主
I2C单位
SPI股
SLAVE
I2C单位
本文档中提及的所有商标
是其各自所有者的商标。
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高性能的可配置
8位微控制器
3.01版本
概观
DR8051CPU是
高性能，区
优化
单芯片8位的软核的EM
专门用于操作层状控制器
快
（典型的片上）和
慢
（ OFF- CHIP）
回忆。
芯被设计成具有
关于特别关注
低功率消耗
化。
另外先进的电源MAN-
理单元使DR8051CPU核心
完美
用于便携式设备
其中，低功率
消耗量是强制性的。
DR8051CPU软核是100％的二进制和
与业界标准的8位8051兼容
位微控制器。有两种组态
DR8051CPU的系统蒸发散：
Harward
其中，外部
数据和程序总线是分开的，并
冯·诺依曼
与普通程序和EX-
ternal数据总线。 DR8051CPU具有RISC架构设计师用手工
tecture
快6.7倍
相比于标准
架构并执行
65-200万元IN-
structions
每秒。这种性能可以
也被利用来很大的优点在
低
动力
应用中，芯可以是
主频高达7倍以上更慢
原来的实施没有性能
点球。
DR8051CPU交付使用
完全自动化
配合的测试平台
和
完整的测试集
能够容易包验证在每个阶段
的SoC设计流程。
本文档中提及的所有商标
是其各自所有者的商标。
CPU特性
●
100 ％软件兼容行业
标准8051
●
RISC架构使得执行IN-
structions 6.7倍的速度相比，
标准8051
●
12倍的速度倍增
●
9.6倍的速度分裂
●
多达256个字节的内部（片）数据
内存
●
高达64K字节程序存储器
●
高达16M字节的外部（片）数据
内存
●
用户可编程的程序存储器的等待
对于各种各样的回忆各国解决方案
速度
●
用户可编程的外部数据存储器
等各种各样的解决方案，美国
回忆加速
●
解复用的地址/数据总线允许
方便地连接到内存
●
额外的特殊功能界面
注册
●
完全可合成的，静止同步DE-
签署上升沿时钟和没有IN-
ternal三态
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●
扫描测试准备
●
1.3 GHz的虚拟
在0.35u时钟频率
工艺流程
CON组fi guration
该DR8051CPU以下参数
核心可以很容易调节到要求
专用的应用程序和技术。组态
芯的定量可以通过费力来制备
改变包文件中适当的常数。
没有必要改变的任何部件
代码。
·
内存风格
·
程序存储器类型
·
程序存储器状态等待
国
- Harward
- 冯·诺依曼
- 同步
- 异步
- 使用（ 0-7 ）
- 未使用
- 使用
- 未使用
- 同步
- 异步
- 64 KB
- 16 MB
- 使用（ 0-7 ）
- 未使用
-
子程序
位置
外设
●
DoCD 调试单元
○
处理器执行控制
○
RUN
○
停止
○
走进教学
○
跳转指令
○
读写所有的处理器内容
○
程序计数器（PC）的
○
程序存储器
○
内部（直接）数据存储器
○
特殊功能寄存器（SFR ）
○
外部数据存储器
○
硬件执行断点
○
程序存储器
○
内部（直接）数据存储器
○
特殊功能寄存器（SFR ）
○
外部数据存储器
○
硬件断点在一定激活
○
程序地址（ PC）
○
地址通过任何写入内存
○
地址从存储器中读取的任何
○
地址被写入到内存中所需的数据
○
地址被从内存中读取所需的数据
○
三线通信接口
·
程序存储器的写入
·
内部数据存储器类型
·
外部数据存储器大小
·
外部数据存储器
等待状态
·
中断
·
电源管理模式
·
STOP模式
·
DoCD 调试单元
- 使用
- 未使用
- 使用
- 未使用
- 使用
- 未使用
可交付
源代码：
VHDL源代码和/或
Verilog源代码和/或
加密或纯文本EDIF网表
VHDL & VERILOG测试平台环境，
的Active-HDL仿真的自动宏
的ModelSim仿真的自动宏
参照响应测试
技术文档
安装注意事项
HDL核心规格
数据表
综合脚本
示例应用程序
技术支援
IP核实现支持
3个月维修
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●
电源管理单元
○
电源管理模式
○
切功能
○
STOP模式
●
中断控制器
○
2优先级
○
2个外部中断源
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是其各自所有者的商标。
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交付的IP核的更新，以及轻微
主版本的变化
●
交付的文档更新
●
电话&电子邮件支持
●
符号
CLK
RESET
ramdatai （ 7：0 ）
ramdatao （ 7：0 ）
ramaddr （ 7：0 ）
RAMOE
RAMWE
sfrdatao （ 7：0 ）
sfraddr （ 7：0 ）
SFROE
SFRWE
prgdatao （ 7：0 ）
prgdataz
prgaddr （15 ：0）
prgrd
prgwr
xramdatao （ 7：0 ）
xramdataz
xramaddr （23 ：0）
xramrd
xramwr
docddatao
docdclk
停止
PMM
许可
可理解性和明确的许可
没有专利费的方法使使用的IP
核心容易和简单。
单设计
授权允许使用IP核
单个FPGA比特流和ASIC implementa-
化。
无限的设计，一年
许可证允许
使用IP核在无限数量的FPGA比特
流和ASIC实现。
在IP核实例的所有案件数
的设计和数字内部制造
芯片是无限的。没有时间限制
除了
1年
牌照的地方使用时间
限于12个月。
●
单设计许可证
○
VHDL ， Verilog的叫HDL源代码
○
加密或纯文本EDIF网表称为
sfrdatai （ 7：0 ）
prgdatai （ 7：0 ）
xramdatai （ 7：0 ）
int0
int1
docddatai
●
一年许可
○
只有加密的网络表
●
无限设计许可证
○
HDL源代码
○
网表
框图
CLK
RESET
prgdatai （ 7：0 ）
prgdatao （ 7：0 ）
prgdataz
prgaddr （15 ：0）
prgrd
prgwr
xramdatai （ 7：0 ）
xramdatao （ 7：0 ）
xramdataz
xramaddr （23 ：0）
xramrd
xramwr
ramdatai （ 7：0 ）
ramdatao （ 7：0 ）
ramaddr （ 7：0 ）
RAMOE
RAMWE
sfrdatai （ 7：0 ）
sfrdatao （ 7：0 ）
sfraddr （ 7：0 ）
SFROE
SFRWE
操作码
解码器
ALU
●
从升级
○
HDL源代码，以网表
○
单设计，以无限的设计
节目
内存
接口
控制单元
外
内存
接口
打断
调节器
int0
int1
内部数据
内存
接口
动力
管理
单位
停止
PMM
用户SFR
接口
DoCD
调试单元
docddatai
docddatao
docdclk
本文档中提及的所有商标
是其各自所有者的商标。
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引脚说明
针
CLK
RESET
RAMDATAI [7 ：0]的
SFRDATAI [7 ：0]的
prgdatai [7 ：0]的
xramdatai [7 ：0]的
int0
int1
docddatai
RAMDATAO [7 ：0]的
RAMADDR [7 ：0]的
RAMOE
RAMWE
SFRDATAO [7 ：0]的
sfraddr [7 ：0]的
SFROE
SFRWE
prgaddr [15 ：0]的
prgdatao [7 ：0]的
prgdataz
prgrd
prgwr
xramdatao [7 ：0]的
xramdataz
xramaddr [23：0 ]
xramrd
xramwr
docddatao
docdclk
PMM
停止
TYPE
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
描述
全局时钟
全球同步复位
从内部数据存储器数据总线
从用户的特殊功能寄存器数据总线
从程序存储器输入数据总线
从外部数据存储器数据总线
外部中断0线
外部中断1号线
DoCD 数据输入
内部数据存储器数据总线
内部数据存储器的地址总线
内部数据存储器输出使能
内部数据存储器写使能
用户的SFR数据总线
用户的SFR地址总线
用户的特殊功能寄存器输出使能
用户的特殊功能寄存器写使能
程序存储器地址总线
对程序存储器输出数据总线
PRGDATA三态缓冲器控制线
程序存储器读
程序存储器写
对于外部数据存储器数据总线
XDATA三态缓冲器控制线
外部数据存储器的地址总线
外部数据存储器读
外部数据存储器写
DoCD 数据输出
DoCD 时钟线
电源管理模式指示灯
停止模式指示灯
程序存储器接口
- 包含亲
克计数器（PC ）及相关的逻辑。它per-
形成指令代码抓取。节目
内存也可以写。此功能AL-
低点使用一个小的引导装载程序装载新的
程序到RAM ，EPROM或FLASH
通过EEPROM存储UART ， SPI ， I2C或
DoCD 模块。程序取指周期长度
可以由用户进行编程。这个功能是
所谓的程序存储器等待状态，并且AL-
低点核心，以不同速度工作计划
回忆。
外部存储器接口
- 包含MEM-
储器访问相关的寄存器，如数据
指针高（ DPH0 ） ，数据指针低
（ DPL0 ） ，数据页指针（ DPP0 ） ， MOVX
@Ri地址寄存器（ MXAX ）和拉伸
寄存器。它执行的内存寻址
和数据传输。允许应用软
洁具要访问多达16 MB的外部数据
内存。该DPP0寄存器用于段
ments交换。 STRETCH寄存器允许
在访问灵活的时间管理
通过编程速度不同系统设备
明XRAMWR和XRAMRD脉冲宽度
在1 - 8时钟周期。
内部数据存储器接口
=内部
数据存储器接口控制访问到
内置256字节的内存。它包含8位
堆栈指针（ SP）寄存器和相关的逻辑。
用户界面的SFR
- 特殊功能稳压
存器界面访问控制的特殊
寄存器。它包含标准和DE-使用
罚款寄存器和相关的逻辑。用户自定义
外部设备可以迅速地进行存取
（读，写，修改）全部采用直接AD-
穿衣模式的说明。
中断控制器
- 中断控制模块
负责中断管理系统
为外部和内部中断源。
它包含了中断相关的寄存器，如
中断使能（ IE ） ，中断优先级（ IP）和
（ TCON ）寄存器。
电源管理单元
- 块包含
凭借先进的节能机制
切功能，允许外部时钟
控制逻辑，时钟停止（ STOP模式）或
在较低的时钟频率运行的核心（电源MAN-
理模式）到显著降低功率
消费。切功能允许
UART和中断以便在整个被处理
高速模式下，如果启用。这是非常需要的时候
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单位汇总
ALU
- 算术逻辑单元执行
execu-期间算术和逻辑运算
化的指令。它包含蓄电池
（ ACC ） ，程序状态字（ PSW ） ， （B ）寄存器
存器和相关的逻辑电路，如算术单元
逻辑单元，乘法器和除法。
操作码解码器
- 执行一个指令
操作码的解码和用于控制功能
所有其他块。
控制单元
- 执行核心的同步
化和数据流控制。这个模块是二
在直接连接到操作码和解码器
管理执行的所有微控制器任务。
本文档中提及的所有商标
是其各自所有者的商标。
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微控制器是计划在便携使用
和电力的关键应用。
DoCD 调试单元
- 这是一个实时的硬件
洁具调试器提供的调试功能
一整个SoC系统。相对于其他导通
片上调试器DoCD 提供非侵入性
运行的应用程序的调试。它可以停止，
运行，步入或跳过的指令，读/写
微控制器的所有内容，包括所有
寄存器，内部的，外部的，程序memo-
里斯，所有SFR包括用户定义的peripher-
阿尔斯。硬件断点可以设置和反对
受控于程序存储器，内部和克斯特
内部数据存储器，以及对特殊功能寄存器。硬
洁具断点被执行，如果任何读/写
发生在与某些数据特定地址
图案或没有图案。该DoCD 系统
包括三个线接口和成套
工具进行沟通，并与核心工作
实时调试。它内置的可扩展单元
和某些功能可以被关闭，以节省
硅和降低功耗。一个spe-
功耗CIAL护理一直
取，当调试器不使用它
在电源自动切换省电模式。
最后DE-当整个调试器被关断
错误选项不再使用。
功能
8位加法（即时
数据）
8位加法（直
寻址）
8位加法（间接
寻址）
8位加法（注册
寻址）
8位的减法（即时
数据）
8位的减法（直接
寻址）
8位的减法（间接
寻址）
8位减法（注册
寻址）
8位乘法
8位除法
16位加法
16位的减法
16位乘法
32位加法
32位减法
32位乘法
平均车速提高：
改善
7,20
6,00
6,00
7,20
7,20
6,00
6,00
7,20
10,67
9,60
7,20
7,64
9,75
7,20
7,43
9,04
7,58
Dhrystone基准2.1版来
衡量核心的性能。下面TA-
BLE给出了一个关于DR8051CPU调查per-
formance中的Dhrystone /秒和VAX方面
MIPS额定值。
设备
80C51
80C310
DR8051CPU
目标
-
-
ORCA 4E
时钟
频率
12兆赫
33兆赫
40 MHZ
Dhry /秒
（ VAX MIPS ）
268 (0.153)
1550 (0.882)
6452 (3.672)
在根据Dhrystones方面的核心性能
性能
下表给出了一个关于调查
核心区和可编程性能
广场&路线后逻辑器件（所有CPU
功能和外设已包括） ：
设备
ORCA 4E
速度等级
-3
F
最大
50兆赫
8000
6452
6000
4000
1550
2000
268
0
80C51 （ 12MHz时）
DR8051CPU （ 40MHz的）
80C310 （ 33MHz的）
在LATTICE设备核心性能
对于用户最重要的是应用程序
速度的提高。最常用的
算术函数及其改进
示于下表中。一个改进是
计算为{ 8051个时钟周期}除以
{ DR8051CPU时钟周期} ，又要执行要求
可爱相同的功能。更多详情
提供核心文档。
面积DR8051CPU的各单位利用
核心供应商的具体技术是summa-
聘在表中。
部件
中央处理器*
中断控制器
电源管理单元
总面积
区域
[ LC / PFU ]
[农民田间学校]
1510
110
10
1630 / 299
220
40
5
265
* CPU - 包括ALU ，操作码解码器，控制单元，程序&的
内部&外部存储器接口，用户界面的SFR
核心零部件领域的利用
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是其各自所有者的商标。
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