DP8473软盘控制器PLUS- 2
1990年7月
DP8473软盘控制器PLUS- 2
TM
概述
该控制器是一个全功能的软盘控制器，它
软件的兼容
mPD765A
而且还包括
许多附加的硬件和软件增强
这些增强功能包括额外的逻辑专门重新
需要准备的IBM PC PC - XT PC -AT和PS 2的设计
该控制器集成了一个精确的模拟数据separa-
器，其中包括一个自修整延迟线和VCO最多
三个外部滤波器根据自动切换
所选择的数据速率这提供了最佳perform-
ANCE在250 300 KB S中的标准PC的数据传输速率和
500 KB 这也使最佳的性能，在1兆s
（ MFM ）这些功能结合起来，提供最低possi-
均衡器PLL带宽以最大的锁定范围，从而
最宽的窗缘
该控制器包括写预补偿电路，一
移位寄存器被用来提供一个固定的125毫微秒早迟
预补偿的所有曲目，在50万30万250 KB秒（ 83
NS为1 MB S）或预补偿值与扩展
（续）
特点
Y
Y
Y
Y
Y
Y
十分
mPD765A
和IBM -BIOS兼容
集成了所有PCXT PCAT ，最PS 2的逻辑
片上24 MHz晶体振荡器
DMA使能逻辑
A0的IBM兼容的地址译码 - A2
12毫安
mP
总线接口缓冲区
48毫安软驱接口缓冲区
数据速率和驱动器控制寄存器
精密模拟数据分隔符
自校准PLL和延迟线
自动选择的三个筛选器
智能读取算法
两个引脚可编程的预补偿模式
其他增强功能
高达1 Mb s的数据速率
隐含寻求高达4000曲目
IBM或ISO格式
低功耗CMOS与掉电模式
连接图
塑料有引线芯片载体
双列直插式封装
TL F 9384 - 1
顶视图
订单号DP8473V
见NS包装数V52A
TL F 9384 - 2
顶视图
TRI- STATE是美国国家半导体公司的注册商标。
PLUS-2
TM
是美国国家半导体公司的商标。
IBM PCXT PCAT和PS为2是国际商用机器公司的商标
C
1995年全国半导体公司
TL F 9384
订单号DP8473N
见NS包装数N48A
RRD - B30M105印制在U S A
概述
（续）
数据速率83 ns的125 ns的208 ns的250纳秒的数据速率
分别为1 0M 500K 300K 250 KB s
具体而言，支持PC- AT和PC - XT设计
软盘控制器PLUS - 2包括地址译码为
在A0 -A2地址线电机驱动器选择寄存器
数据速率寄存器用于选择250 300 500 KB ■磁盘
改变后的状态双速主轴电机控制低写入
当前和DMA中断共享逻辑控制器还
支持直接连接到
mP
通过内部12毫安巴士
缓冲器控制器也可以直接连接到所述
通过内部漏极开路的高驱动输出，磁盘驱动器和
施密特输入
除了这个逻辑的DP8473包括许多功能
缓解高性能驱动器和未来的设计CON-
控制器升级，其中包括1 0 Mb的数据速率扩及
ED曲目范围为4096隐含寻求合作扫描的COM
mands电机控制定时两种标准的IBM格式，
还有索尼3 5 （ ISO ）格式和其他增强功能
该器件采用52引脚塑料芯片载体和
在一个48引脚双列直插式封装
目录
概述
引脚说明
功能说明
注册说明
导致相位寄存器说明
处理器的软件界面
命令说明表
命令说明
DC和AC特性
框图
TL F 9384 - 3
注1
该MTR2 MTR3 DR2和DR3不可用的48引脚DIP （ DP8473N J）的版本
注2
SEE
图4
对于过滤器的描述
注3
总晶体管数为29 700 （约）
图1 DP8473功能框图
2
引脚说明
符号
A0 A1 A2
DP8473
PCC
19–21
DP8473
DIP
17–19
功能
从微处理器的地址线这决定了注册
微处理器在访问如在寄存器说明部分示于表IV中
在DMA传输不在乎
低电平有效的输入，使RD和WR在DMA传输的输入不是必需的
这应该在高DMA传输举办
低电平有效输入确认DMA请求，并启用RD和WR输入
这个信号被使能时的驱动控制寄存器D3的设定
此输出确定头部运动的方向（低
e
步高
e
步
出），当在写入或读取模式该输出会高，这是一个很高的驱动开
漏极开路输出
活性高的输出信号，一个数据传送是必要的，这个信号，DMA控制器
启用时的驱动控制寄存器D3设置
这是由控制器使用，以使300千s模式这使得能够使用一个输入
软盘驱动器，无论是单或双速电机主轴为双速主轴
电动机该引脚接低电平时低，在数据速率300 kb的s的数据速率
注册PLL实际使用250 KB s该引脚接高电平单速主轴
电机驱动器（标准AT驱动器）当该引脚为高电平和300 KB选中S 300 KB s
使用（参见RPM LC引脚）
这对于驱动器0由所述驱动控制系统控制的有源低驱动选择线
寄存器位D0 D1驱动器选择位相与电机启动的同
号这是一个高驱动开漏输出
这是一个积极的低射选择类似DR0线，除了驱动器1
这是相同的DR0除了驱动器2
这是相同的DR0除了驱动器3
33
这个锁存施密特输入信号反相和路由数据总线到D7和读
当地址xx7H启用DSKCHG是一个磁盘驱动器的输出，指示当
驱动器的门被打开时，在命令模式下的RG位设置该引脚
作为一个读门信号是低时强制数据分离器锁定到
水晶高时，其锁定，以用于诊断目的的数据
双向数据线向微处理器这些是低5位和有
缓冲器的12 mA输出
双向数据线连接到微处理器，这些高3位已经缓冲12毫安
输出
该引脚连接的PLL滤波器250K （ MFM ） 125K （ FM ） BS或300K （ MFM ） 150K （ FM ）
BS到地，这是一个低阻抗漏极开路输出
该引脚连接的PLL滤波器500K （ MFM ） 250K （ FM ） BS到地面，这是一个低
阻抗漏极开路输出
该引脚是电荷泵的输出和输入到VCO的一个或多个过滤器
连接这个引脚和GNDA FGND250和FGND500引脚之间
该引脚用于数据分离器，包括所有小学和中学的模拟地
PLL和延迟线
该引脚为12毫安微处理器接口缓冲区此数字地面
包括D0 - D7 INT和DRQ
该引脚为控制器的数字逻辑电路在内的所有内部寄存器的数字地
微引擎等
该引脚为磁盘接口输出驱动器的数字地面
此输出确定哪个磁盘驱动器磁头低有效
e
头1开（高）
e
磁头0 ，这是一个很高的驱动开漏输出
这个低电平有效的施密特输入信号的轨道的开头
高电平有效的输出信号，一个操作需要的注意
微处理器需要采取的行动取决于控制器的当前功能
这个信号被使能时的驱动控制寄存器D3的设定
CS
DAK
DIR
18
32
4
16
30
2
DRQ
DRV TYP
31
47
29
43
DR0
6
4
DR1
DR2
DR3
DSKCHG RG
5
45
43
35
3
D0 –D4
D5 –D7
FGND250
FGND500
滤波器
GNDA
GNDB
GNDC
GNDD
高清SEL
指数
INT
22-26
28–30
42
41
40
39
27
36
2
9
11
34
20–24
26–28
40
39
38
37
25
34
48
7
9
32
3
引脚说明
（续）
符号
MTR0
MTR1
MTR2
MTR3
OSC1
OSC2时钟
泵PREN
DP8473
PCC
8
7
1
52
38
37
46
36
35
42
DP8473
DIP
6
5
功能
这是一个低电平有效马达使线驱动器0，这是通过驱动控制系统控制。
注册这是一个高驱动开漏输出
这是一个低电平有效马达使线驱动器1类似的MTR0
这是一个低电平有效马达使线驱动器2类似MTR0
这是一个低电平有效马达使线驱动器3类似MTR0
外部24 MHz晶振的一侧，这里连接该引脚接低电平，如果外部
时钟用于
外部24 MHz晶体的一侧被附在这里如果晶体不使用TTL或
CMOS兼容的时钟连接到该引脚
当PU位在模式命令设置该引脚为输出，用于指示当
电荷泵作出修正，否则该引脚是输入用于设置电流补偿
模式如表Ⅵ所示。如果引脚被配置为泵的PREN假定高
有源低输入到从控制器到微处理器信号的读出
从盘读出的活性低的原始数据在这里被连接，这是一个施密特输入
活跃的高投入是将微控制器复位到空闲状态，并将所有输出线
磁盘驱动器的禁用状态的驱动控制寄存器复位到00的数据
率寄存器设置为250 KB S中指定的命令寄存器不受影响的
模式命令寄存器被设置为默认值的复位，应保持活性
电源，以防止毛刺激活复位序列的小电容时
（1000 pF）的应附该引脚
这种高驱动开漏输出引脚的基础上的选择两项功能
DRVTYP销
1当使用双速主轴电机的软盘驱动器（ DRVTYP引脚为低电平），这个输出是
用于选择主轴电机速度为300 RPM或360的RPM在这种模式下，该
输出变低时250 300 KB的数据速率选择在数据速率寄存器高
当500 KB s的选择
2当使用一个单一的高速主轴电机的软盘驱动器（ DRVTYP引脚为高电平），该引脚
指示时，以减少写入电流来驱动，该输出将是高为高密度
媒体（在500 KB s的选择）
SETCUR
48
44
从这个引脚连接一个外部电阻来模拟地计划量
电荷泵电流驱动外部滤波器的锁相环滤波器设计节演出
如何确定的值
此低电平有效开漏高驱动输出将产生一个脉冲，在软件
可编程的速率为寻求操作过程中移动头
活性高的输入来指示DMA传送的终止，这个信号被使能
当DMA应答引脚有效
这个低电平有效施密特输入告知磁头是在磁道零控制器
选定的磁盘驱动器
这是有源低开漏写预补偿的串行数据被写入到
选定的磁盘驱动器，这是一个很高的驱动开漏输出
此低电平有效开漏高驱动输出使所选的写电路
磁盘驱动器，该输出的设计，以防止在上电和断电故障
下来这样可以防止写入到磁盘时电源重启
有源低输入来自微处理器的控制器的信号的写
此低电平输入施密特表示该磁盘被写保护的任何命令
写入到磁盘驱动器，当磁盘被写保护被抑制
这个引脚是5V电源为数字电路
这个引脚是5V电源为模拟数据分离电路
RD
RDATA
RESET
17
44
15
15
41
13
RPM LC
51
47
步
TC
TRK0
WDATA
WGATE
50
33
10
3
49
46
31
8
1
45
WR
WRT PRT
V
CC
V
CCA
16
12
14
13
14
10
12
11
4
典型用途
TL F 9384 - 4
推荐的塑料芯片载体插座
AMP P N 821551-1或同等
图2 DP8473典型应用
功能说明
本节介绍的基本的建筑特色
在DP8473和许多增强功能提供了重
FER到
图1
765A兼容微引擎
该DP8473的核心是
mPD765A
兼容微
编码引擎这个引擎由一个序亲
克ROM和磁盘杂项寄存器，这核心的时钟由
任一个4兆赫4 8 MHz或8 MHz的时钟在数据选
率寄存器一旦这个核心被添加所有的胶合逻辑
用于实现在PC -XT或AT或PS 2软盘控制器
以及数据分离器和写入预补偿
逻辑
该控制器包括一个微码引擎控制
在芯片的整个操作，包括协调的
与CPU控制驱动控制数据传输
和实际执行相关联的算法
读取和写入数据从磁盘这包括
读取算法数据分离
喜欢
mPD765A
该控制器采用命令和重新
原来通过数据寄存器的数据和状态字节
串行的方式握手的命令状态IO是亲
通过主状态vided注册所有的
mPD765A
支持命令，许多其他增强
COMMANDS
数据分离器
内部数据分离器包括一个模拟PLL和
及其相关电路的PLL同步的原始数据
信号从磁盘驱动器读取的同步信号是
用于分离编码的时钟和数据脉冲的
数据脉冲被反序列化到字节，然后发送到
mP
由控制器
主PLL包括四个主要部件的相
比较器的过滤器的压控振荡器（ VCO）的
和一个可编程分频器，相位比较器检测
分频器的输出的相位之间的差
的原始数据的相位从磁盘读取此
相位差变换为电流，任一
充电或放电的三个外部滤波器之一的
在过滤器上产生的电压变化的频
压控振荡器和分频器的输出，以减少相位差
输入数据和除法器的输出之间该PLL是
''锁定''时分频器的频率恰好是
相同的数据从读出的平均频率
数据分离器的磁盘的框图中示出
图 -
URE 3
5
DP8473软盘控制器PLUS- 2
1990年7月
DP8473软盘控制器PLUS- 2
TM
概述
该控制器是一个全功能的软盘控制器，它
软件的兼容
mPD765A
而且还包括
许多附加的硬件和软件增强
这些增强功能包括额外的逻辑专门重新
需要准备的IBM PC PC - XT PC -AT和PS 2的设计
该控制器集成了一个精确的模拟数据separa-
器，其中包括一个自修整延迟线和VCO最多
三个外部滤波器根据自动切换
所选择的数据速率这提供了最佳perform-
ANCE在250 300 KB S中的标准PC的数据传输速率和
500 KB 这也使最佳的性能，在1兆s
（ MFM ）这些功能结合起来，提供最低possi-
均衡器PLL带宽以最大的锁定范围，从而
最宽的窗缘
该控制器包括写预补偿电路，一
移位寄存器被用来提供一个固定的125毫微秒早迟
预补偿的所有曲目，在50万30万250 KB秒（ 83
NS为1 MB S）或预补偿值与扩展
（续）
特点
Y
Y
Y
Y
Y
Y
十分
mPD765A
和IBM -BIOS兼容
集成了所有PCXT PCAT ，最PS 2的逻辑
片上24 MHz晶体振荡器
DMA使能逻辑
A0的IBM兼容的地址译码 - A2
12毫安
mP
总线接口缓冲区
48毫安软驱接口缓冲区
数据速率和驱动器控制寄存器
精密模拟数据分隔符
自校准PLL和延迟线
自动选择的三个筛选器
智能读取算法
两个引脚可编程的预补偿模式
其他增强功能
高达1 Mb s的数据速率
隐含寻求高达4000曲目
IBM或ISO格式
低功耗CMOS与掉电模式
连接图
塑料有引线芯片载体
双列直插式封装
TL F 9384 - 1
顶视图
订单号DP8473V
见NS包装数V52A
TL F 9384 - 2
顶视图
TRI- STATE是美国国家半导体公司的注册商标。
PLUS-2
TM
是美国国家半导体公司的商标。
IBM PCXT PCAT和PS为2是国际商用机器公司的商标
C
1995年全国半导体公司
TL F 9384
订单号DP8473N
见NS包装数N48A
RRD - B30M105印制在U S A
概述
（续）
数据速率83 ns的125 ns的208 ns的250纳秒的数据速率
分别为1 0M 500K 300K 250 KB s
具体而言，支持PC- AT和PC - XT设计
软盘控制器PLUS - 2包括地址译码为
在A0 -A2地址线电机驱动器选择寄存器
数据速率寄存器用于选择250 300 500 KB ■磁盘
改变后的状态双速主轴电机控制低写入
当前和DMA中断共享逻辑控制器还
支持直接连接到
mP
通过内部12毫安巴士
缓冲器控制器也可以直接连接到所述
通过内部漏极开路的高驱动输出，磁盘驱动器和
施密特输入
除了这个逻辑的DP8473包括许多功能
缓解高性能驱动器和未来的设计CON-
控制器升级，其中包括1 0 Mb的数据速率扩及
ED曲目范围为4096隐含寻求合作扫描的COM
mands电机控制定时两种标准的IBM格式，
还有索尼3 5 （ ISO ）格式和其他增强功能
该器件采用52引脚塑料芯片载体和
在一个48引脚双列直插式封装
目录
概述
引脚说明
功能说明
注册说明
导致相位寄存器说明
处理器的软件界面
命令说明表
命令说明
DC和AC特性
框图
TL F 9384 - 3
注1
该MTR2 MTR3 DR2和DR3不可用的48引脚DIP （ DP8473N J）的版本
注2
SEE
图4
对于过滤器的描述
注3
总晶体管数为29 700 （约）
图1 DP8473功能框图
2
引脚说明
符号
A0 A1 A2
DP8473
PCC
19–21
DP8473
DIP
17–19
功能
从微处理器的地址线这决定了注册
微处理器在访问如在寄存器说明部分示于表IV中
在DMA传输不在乎
低电平有效的输入，使RD和WR在DMA传输的输入不是必需的
这应该在高DMA传输举办
低电平有效输入确认DMA请求，并启用RD和WR输入
这个信号被使能时的驱动控制寄存器D3的设定
此输出确定头部运动的方向（低
e
步高
e
步
出），当在写入或读取模式该输出会高，这是一个很高的驱动开
漏极开路输出
活性高的输出信号，一个数据传送是必要的，这个信号，DMA控制器
启用时的驱动控制寄存器D3设置
这是由控制器使用，以使300千s模式这使得能够使用一个输入
软盘驱动器，无论是单或双速电机主轴为双速主轴
电动机该引脚接低电平时低，在数据速率300 kb的s的数据速率
注册PLL实际使用250 KB s该引脚接高电平单速主轴
电机驱动器（标准AT驱动器）当该引脚为高电平和300 KB选中S 300 KB s
使用（参见RPM LC引脚）
这对于驱动器0由所述驱动控制系统控制的有源低驱动选择线
寄存器位D0 D1驱动器选择位相与电机启动的同
号这是一个高驱动开漏输出
这是一个积极的低射选择类似DR0线，除了驱动器1
这是相同的DR0除了驱动器2
这是相同的DR0除了驱动器3
33
这个锁存施密特输入信号反相和路由数据总线到D7和读
当地址xx7H启用DSKCHG是一个磁盘驱动器的输出，指示当
驱动器的门被打开时，在命令模式下的RG位设置该引脚
作为一个读门信号是低时强制数据分离器锁定到
水晶高时，其锁定，以用于诊断目的的数据
双向数据线向微处理器这些是低5位和有
缓冲器的12 mA输出
双向数据线连接到微处理器，这些高3位已经缓冲12毫安
输出
该引脚连接的PLL滤波器250K （ MFM ） 125K （ FM ） BS或300K （ MFM ） 150K （ FM ）
BS到地，这是一个低阻抗漏极开路输出
该引脚连接的PLL滤波器500K （ MFM ） 250K （ FM ） BS到地面，这是一个低
阻抗漏极开路输出
该引脚是电荷泵的输出和输入到VCO的一个或多个过滤器
连接这个引脚和GNDA FGND250和FGND500引脚之间
该引脚用于数据分离器，包括所有小学和中学的模拟地
PLL和延迟线
该引脚为12毫安微处理器接口缓冲区此数字地面
包括D0 - D7 INT和DRQ
该引脚为控制器的数字逻辑电路在内的所有内部寄存器的数字地
微引擎等
该引脚为磁盘接口输出驱动器的数字地面
此输出确定哪个磁盘驱动器磁头低有效
e
头1开（高）
e
磁头0 ，这是一个很高的驱动开漏输出
这个低电平有效的施密特输入信号的轨道的开头
高电平有效的输出信号，一个操作需要的注意
微处理器需要采取的行动取决于控制器的当前功能
这个信号被使能时的驱动控制寄存器D3的设定
CS
DAK
DIR
18
32
4
16
30
2
DRQ
DRV TYP
31
47
29
43
DR0
6
4
DR1
DR2
DR3
DSKCHG RG
5
45
43
35
3
D0 –D4
D5 –D7
FGND250
FGND500
滤波器
GNDA
GNDB
GNDC
GNDD
高清SEL
指数
INT
22-26
28–30
42
41
40
39
27
36
2
9
11
34
20–24
26–28
40
39
38
37
25
34
48
7
9
32
3
引脚说明
（续）
符号
MTR0
MTR1
MTR2
MTR3
OSC1
OSC2时钟
泵PREN
DP8473
PCC
8
7
1
52
38
37
46
36
35
42
DP8473
DIP
6
5
功能
这是一个低电平有效马达使线驱动器0，这是通过驱动控制系统控制。
注册这是一个高驱动开漏输出
这是一个低电平有效马达使线驱动器1类似的MTR0
这是一个低电平有效马达使线驱动器2类似MTR0
这是一个低电平有效马达使线驱动器3类似MTR0
外部24 MHz晶振的一侧，这里连接该引脚接低电平，如果外部
时钟用于
外部24 MHz晶体的一侧被附在这里如果晶体不使用TTL或
CMOS兼容的时钟连接到该引脚
当PU位在模式命令设置该引脚为输出，用于指示当
电荷泵作出修正，否则该引脚是输入用于设置电流补偿
模式如表Ⅵ所示。如果引脚被配置为泵的PREN假定高
有源低输入到从控制器到微处理器信号的读出
从盘读出的活性低的原始数据在这里被连接，这是一个施密特输入
活跃的高投入是将微控制器复位到空闲状态，并将所有输出线
磁盘驱动器的禁用状态的驱动控制寄存器复位到00的数据
率寄存器设置为250 KB S中指定的命令寄存器不受影响的
模式命令寄存器被设置为默认值的复位，应保持活性
电源，以防止毛刺激活复位序列的小电容时
（1000 pF）的应附该引脚
这种高驱动开漏输出引脚的基础上的选择两项功能
DRVTYP销
1当使用双速主轴电机的软盘驱动器（ DRVTYP引脚为低电平），这个输出是
用于选择主轴电机速度为300 RPM或360的RPM在这种模式下，该
输出变低时250 300 KB的数据速率选择在数据速率寄存器高
当500 KB s的选择
2当使用一个单一的高速主轴电机的软盘驱动器（ DRVTYP引脚为高电平），该引脚
指示时，以减少写入电流来驱动，该输出将是高为高密度
媒体（在500 KB s的选择）
SETCUR
48
44
从这个引脚连接一个外部电阻来模拟地计划量
电荷泵电流驱动外部滤波器的锁相环滤波器设计节演出
如何确定的值
此低电平有效开漏高驱动输出将产生一个脉冲，在软件
可编程的速率为寻求操作过程中移动头
活性高的输入来指示DMA传送的终止，这个信号被使能
当DMA应答引脚有效
这个低电平有效施密特输入告知磁头是在磁道零控制器
选定的磁盘驱动器
这是有源低开漏写预补偿的串行数据被写入到
选定的磁盘驱动器，这是一个很高的驱动开漏输出
此低电平有效开漏高驱动输出使所选的写电路
磁盘驱动器，该输出的设计，以防止在上电和断电故障
下来这样可以防止写入到磁盘时电源重启
有源低输入来自微处理器的控制器的信号的写
此低电平输入施密特表示该磁盘被写保护的任何命令
写入到磁盘驱动器，当磁盘被写保护被抑制
这个引脚是5V电源为数字电路
这个引脚是5V电源为模拟数据分离电路
RD
RDATA
RESET
17
44
15
15
41
13
RPM LC
51
47
步
TC
TRK0
WDATA
WGATE
50
33
10
3
49
46
31
8
1
45
WR
WRT PRT
V
CC
V
CCA
16
12
14
13
14
10
12
11
4
典型用途
TL F 9384 - 4
推荐的塑料芯片载体插座
AMP P N 821551-1或同等
图2 DP8473典型应用
功能说明
本节介绍的基本的建筑特色
在DP8473和许多增强功能提供了重
FER到
图1
765A兼容微引擎
该DP8473的核心是
mPD765A
兼容微
编码引擎这个引擎由一个序亲
克ROM和磁盘杂项寄存器，这核心的时钟由
任一个4兆赫4 8 MHz或8 MHz的时钟在数据选
率寄存器一旦这个核心被添加所有的胶合逻辑
用于实现在PC -XT或AT或PS 2软盘控制器
以及数据分离器和写入预补偿
逻辑
该控制器包括一个微码引擎控制
在芯片的整个操作，包括协调的
与CPU控制驱动控制数据传输
和实际执行相关联的算法
读取和写入数据从磁盘这包括
读取算法数据分离
喜欢
mPD765A
该控制器采用命令和重新
原来通过数据寄存器的数据和状态字节
串行的方式握手的命令状态IO是亲
通过主状态vided注册所有的
mPD765A
支持命令，许多其他增强
COMMANDS
数据分离器
内部数据分离器包括一个模拟PLL和
及其相关电路的PLL同步的原始数据
信号从磁盘驱动器读取的同步信号是
用于分离编码的时钟和数据脉冲的
数据脉冲被反序列化到字节，然后发送到
mP
由控制器
主PLL包括四个主要部件的相
比较器的过滤器的压控振荡器（ VCO）的
和一个可编程分频器，相位比较器检测
分频器的输出的相位之间的差
的原始数据的相位从磁盘读取此
相位差变换为电流，任一
充电或放电的三个外部滤波器之一的
在过滤器上产生的电压变化的频
压控振荡器和分频器的输出，以减少相位差
输入数据和除法器的输出之间该PLL是
''锁定''时分频器的频率恰好是
相同的数据从读出的平均频率
数据分离器的磁盘的框图中示出
图 -
URE 3
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