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DP8459的所有代码数据同步

DP8459

先进

1995年12月

DP8459的所有代码数据同步

概述

该DP8459数据同步是一个集成阶段

已被设计用于应用的锁相环电路

在磁性硬盘，灵活的（佛罗里达州oppy ）磁盘，光盘，和

磁带驱动器存储系统进行数据重新同步和

时钟恢复与任何标准记录代码，运行

到25 Mb / s的。该DP8459是在一个28引脚PCC提供

封装。在这两个数据的零相位启动是采用与

参考时钟用于快速采集的锁序列。一

可选

（客户控制）

同步

科幻场

频率采集功能可保证锁， accommo-

约会与GCR （组代码使用的前导类型

录音）， MFM （莫迪网络版频率调制），在

[1 ， N]的游程长度受限（RLL ）码，并且任一

标准2,7 RLL码。精确的同步窗口

代经由内部，自对准延迟线实现

这仍然是温度的精确独立电源

供应，外部组件和IC工艺变化。该

DP8459还采用了数字控制（ MICROW-

IRE

总线兼容），与5位分辨率频闪功能

它允许裕量测试，错误恢复例程和

精确的窗口校准。锁相环滤波器位于外部

该芯片具有两个端口设置成允许显着的设计

灵活性。同步模式检测电路发出

前置码检测信号时，一个预先确定的

用户选择的模式的长度为止。所有的数字

输入和输出信号TTL兼容和单个

+ 5V电源是必需的。该DP8459V提供的

DP8459V - 10 （ 250千比特/秒直通10兆位/秒）或

DP8459V - 25 （ 250千位/秒直通25兆位/秒），请参阅交流

电气特性。

特点

完全集成的双增益PLL

零阶段开始锁定序列

250千比特/秒， 25 Mb / s的数据速率范围

频率锁定功能（可选）的所有标准

记录代码

数字窗口选通控制， 5位分辨率

双端口PLL滤波器网络

PLL自由运行（海岸）控制光盘的缺陷

同步模式（序言锁）检测

非毛刺多路复用的读/写时钟输出

+ 5V电源

28引脚塑料芯片载体提供DP8459 （ PCC ）

和40引脚封装TapePak

连接图

TL/F/9322-6

图1. DP8459在28引脚塑料芯片载体（ PCC ）V型封装订单号DP8459V - 10或DP8459V -25

TAPEPAK

是美国国家半导体公司的注册商标。

微丝

是美国国家半导体公司的商标。

1996年美国国家半导体公司

TL/F/9322

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证明

连接图

TAPEPAK

TL/F/9322-39

热门ViewOrder数DP8459TP -10或DP8459TP - 25See NS封装TP40A

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证明

系统框图

TL/F/9322-8

图2： DP8459系统框图

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证明

1.0引脚说明

DP8459 28引脚封装PCC

针

电源

数字V

5.0V

5％。（注1 ）

模拟V

5.0V

5％。（注1 ）

数字地。

模拟地。

读门（RG）：

阅读模式控制输入端，高电平有效（逻辑1 ）。声明使PLL锁定

编码的读取数据，采用零相位启动程序。的无效导致PLL的锁定

参考时钟输入，同时采用零相位启动程序。读门时序被允许

完全异步的。

范围选择0 ， 1 ， 2 （ RS0 ， RS1 ， RS2 ）：

控制VCO的工作频率范围。 A 2 ： 1

连续可变的子范围内的每一个6允许可用的选项，使压控振荡器

工作在96内的任何频率： 1范围从500千赫到50兆赫。

控制寄存器使能（ CRE ）：

逻辑低电平允许控制寄存器时钟到

时钟到数据通过控制寄存器的数据输入控制寄存器;一个逻辑高电平

锁存寄存器中的数据，并发出信息到适当的电路。

控制寄存器DATA （ CRD ）：

控制寄存器的数据输入。

控制寄存器CLOCK （ CRC ）：

下降沿触发控制寄存器的时钟输入。

ENCODED读数据（ ERD ）：

从存储介质中衍生的输入TTL电平数据;从发行

脉冲检测电路。每个上升沿表示单个记录的代码位。

参考时钟（ RFC ）：

参考频率输入

需要

为DP8459操作。在RFC

频率必须精确和高度稳定的（晶体或伺服衍生）和等价于2F频率

用于MFM或[ 2,7]的代码（即，等于，但不从VCO频率导出）。

频率锁定控制（ FLC ）：

选择或读期间取消选择频率锁定功能

操作。与读门拉高没有影响;频率锁定，将自动采用了全

在FLC的输入电平的时间读门持续时间无关无效。随着读门

高和低的FLC （逻辑零），PLL被强制锁定到通过将SYNC选定的图案频率

模式选择输入。当为高电平（逻辑1 ），频率锁定动作被终止，并且在PLL

采用脉冲门控，以适应随机磁盘数据模式。 FLC可绑序言

检测到的输出引脚自我调节频率锁定的控制。 FLC的定时被允许完全

异步的。

同步模式选择0 ， 1 （ SP0 ， SP1 ）：

用于选择的前同步码型的存在的控制输入

聘用。这些输入确定的模式来前导码期间，在PLL将频率锁定

收购（如果频率锁定经营）和它的前置码检测电路的搜索。

COAST （ CST ）：

控制海岸的功能。当读门海岸功能会启动

或高或低。当海岸输入为低电平（逻辑零），则相位比较器被禁止，并保持

在清零状态，使VCO到西海岸，无论ENCODED读数据的输入活动（读

门高）或参考时钟输入活动（读门低）。没有任何其他电路功能

不安。当为高电平（逻辑1 ）时，相位比较器正常工作。

高增益DISABLE （ HGD ）：

电荷泵增益开关控制。当低（逻辑零），电荷泵

输入电流的电流在两个R的组合值

BOOST

和R

公称

销。当高

（逻辑1 ），电荷泵输入电流取从R

公称

只脚。 HGD可连接至任一

读门或前置码检测的自我调节增益控制。

同步时钟（ SCK ）：

下面读门的断言和完成问题的VCO信号

零相位启动序列;问题的参考时钟输入信号时，读门失效。

多路切换无干扰来实现。

前置码检测（ PDT ）：

发出一个高电平（逻辑1 ），按照读门的断言，

完成了零相位启动序列，以及大约32连续脉冲的检测

1T ， 2T 3T或一段序言，或4T周期16序言连续脉冲，根据SYNC状态

模式选择输入（ T = VCO期）。下面的前导码检测时，输出保持锁存

高，直到去断言读门。光动力输出将处于逻辑零的状态，每当读

门处于非活动状态。

TTL逻辑电平输入

6, 7, 8

20, 19

TTL电平逻辑输出

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证明

1.0引脚说明

针

TTL电平逻辑输出

（续）

同步数据（ SD ）：

经编码的读数据信号的重构副本，

时间稳定的和同步的同步时钟的输出。

PUMP UP （ PU ）：

每当相位比较器发出一个泵源信号给电荷高电平有效

泵。在PU引脚是开路发射极输出，需要一个外部无源下拉电阻每当在

积极利用。输出应允许佛罗里达州燕麦时并不需要。

抽空（ PD ）：

每当相位比较器发出一个抽空信号到高电平

电荷泵。 PD引脚是一个开放的发射极输出，需要一个外部无源下拉电阻

只要在活动中使用。输出应允许佛罗里达州燕麦时并不需要。

电荷泵的输出：

高速的输出，开关的双向电流源电路

电荷泵。外部的，被动的PLL滤波器网络这个引脚，压控振荡器输入端之间建立

销，和地面。

VCO输入：

高阻抗的控制电压输入到电压控制振荡器（VCO ）。该

外部的，被动的PLL滤波器网络建立这个引脚，电荷泵输出引脚之间，并

地面上。

时序提取器过滤器：

一个引脚用于外部无源元件的连接

稳定延迟线定时提取电路。延迟精度不是外部组件的功能

值或公差。

公称

电阻是该引脚和V之间的捆绑

设置电荷泵

公称

工作电流。

该电流在内部乘以2为电荷泵使用。

BOOST

电阻是该引脚和V之间的捆绑

设置电荷泵

BOOST

（或加法器）的电流。该

BOOST

电阻器被有效地使用R并联

公称

电阻时，高增益DISABLE输入

无效（逻辑零） ;因此，电阻器的电流的总和设定的总输入电流。输入电流

电荷泵电路内乘以2 。

模拟信号引脚

注1 ：

这些引脚应始终连接在一起;它们并不意在以单独的电源使用。

2.0电路工作原理

在非读模式， DP8459 PLL被锁定到

参考时钟信号。这使得VCO的保持

在一个频率非常接近编码数据时钟速率而

PLL被“空转”，从而将频率步进最小化

并且在锁到起始相关联的锁定时间遇到

ENCODED读取数据。频率采集采用

在非读模式，以确保锁。

注意：

所述参考时钟信号是由电路采用它设置

内部延迟线的时间延迟。这需要参考时钟

信号是本

随时

在一个稳定和精确的频率进行适当的

DP8459操作。

在读门，它被允许完成的断言

异步（不定时要求），并继

随后的两个VCO周期完成后， DP8459 VCO

瞬间停止并重新启动，精确的相位

对准其到达之后的第二数据位

VCO暂停。这种最小化相错位

经编码的读数据与VCO之间（称为

零阶段开始，或ZPS ）显着地减少了数据锁

采集时间。

该DP8459采用了前导特定网络C频率

其可在用户的可使用采集功能

选项。的频率捕获功能的目的

具体来说供内部使用的硬盘或伪硬扇形

其中，读门只在一个断言系统

序言。随着读门有效（逻辑1 ）和

频率锁定控制

（ FLC ）

输入

活跃

（逻辑零），则DP8459将被强制锁定到精确

序言频率在同步模式中选择选择

输入。锁相环的鉴频动作

在这种模式下提供产生相当于一个锁定范围

可用的VCO的工作范围内，从而消除了

可能性分数谐波锁。窗口（脉冲门

行动;看到脉冲门，第2.1节）在不采用

频率采集模式，因此正交锁

阻止（见美国国家半导体公司应用注释

AN- 414 ， APPS海量存储手册

#1,

1986年，对于一个

典型的假锁模式的解释）。该DP8459会

留在的频率捕获模式，直到FLC的输入是

停用（逻辑1 ）。在普通硬盘或扇形

伪硬扇形操作，前置码检测

（ PDT ）的输出是联系在一起的FLC输入自动切换

从频率采集到锁相以下内部

检测由DP8459选择的序言。该

客户可以选择此路径进行干预和延伸

频率锁定期。然而， DP8459

必须

放置

在相位锁定模式（ FLC停用逻辑- 1 ）前

到遇到的前导的端锁，或损失将

结果。的FLC的输入的开关，可以完成

异步（无设置或保持时序要求）。

的前置码检测（ PDT）的输出将被激活

（逻辑1 ），按照读门断言，完成

将ZPS序列和随后的检测

的约32 ENCODED READ DATA （ERD）脉冲

1T， 2T或者3T前导码类型，或16编码的读数据

（ ERD ）的序言4T型脉冲（参见特定网络阳离子

表），并且将保持有效（逻辑1 ），直到取消断言

读门。

客户已经采用高架PLL的选项

前导码获取期间的带宽（或在任何其它时间）

一个扩展捕获范围。的R

BOOST

销被提供给

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