DP84322动态内存控制器接口电路的68000 CPU
1986年3月
DP84322动态内存控制器接口电路
为68000 CPU
概述
的DP84322动态RAM控制器接口是一个亲
可编程阵列逻辑（PAL）装置，它可以很容易地
在DP8409A 17 18 19 28 29之间的动态界面
内存控制器和68000 008 010微处理器
该DP84322提供所有为按照所需的控制信号
形式内存读写和刷新逻辑是包括
使用快速的CPU时插入等待状态
特点
Y
Y
Y
Y
Y
Y
Y
Y
提供了68000 CPU和dynam- 3芯片解决方案
IC RAM接口（ DP84300 DP84322
DP8409A)
适用于所有68000的速度版本
工作频率为8 MHz ，无等待状态的可能性
执行隐藏刷新
DTACK自动插入两个内存AC-
塞斯和内存刷新
执行一般使用4个CPU时钟强制刷新
标准的美国国家半导体PAL一部分
(DMPAL16R4)
PAL逻辑方程可以通过为用户修改他的
特定的应用程序和编程到任意的
PAL在美国国家半导体PAL系列includ-
荷兰国际集团新高速的PAL
接线图和方框图
双列直插式封装
TL F 5003-1
顶视图
订单号DP84322J或DP84322N
见NS包装数J20A或N20A
TL F 5003 - 2
TRI- STATE是美国国家半导体公司的注册商标。
PAL是一个注册商标，并从单片存储器公司授权使用的
C
1995年全国半导体公司
TL F 5003
RRD - B30M75印制在U S A
推荐工作条件
（商业）
如果是用于军事航空领域的专用设备是必需的
请向美国国家半导体销售
办公经销商咨询具体可用性和规格
最小典型最大单位
V
CC
电源电压
4 75 5 00 5 25
V
b
3 2
I
OH
高电平输出电流
mA
I
OL
低电平输出电流
24
mA
（注2 ）
民
T
A
经营自由的空气
温度
0
典型值
最大
75
单位
C
电气特性
在推荐的工作温度范围
符号
V
IH
V
IL
V
IC
V
OH
V
OL
I
OZH
I
OZL
I
I
I
IH
I
IL
I
OS
I
CC
参数
高电平输入电压
低电平输入电压
输入钳位电压
高电平输出电压
低电平输出电压
关态输出电流
高电平电压应用
关态输出电流
低电平电压应用
输入电流
最大输入电压
高电平输入电流
低电平输入电流
短路输出电流
电源电流
V
CC
e
闵我
I
E B
18毫安
V
CC
e
闵V
IH
e
2V V
IL
e
0 8V我
OH
e
最大
V
CC
e
闵V
IH
e
2V V
IL
e
0 8V我
OL
e
最大
V
CC
e
MAX V
IH
e
2V V
O
e
2 4V V
IL
e
0 8V
V
CC
e
MAX V
IH
e
2V V
O
e
0 4V V
IL
e
0 8V
V
CC
e
MAX V
I
e
5 5V
V
CC
e
MAX V
I
e
2 4V
V
CC
e
MAX V
I
e
0 4V
V
CC
e
最大
V
CC
e
最大
b
30
条件
民
2
典型值
最大
单位
V
08
b
1 5
V
V
V
24
05
100
b
100
V
mA
mA
mA
mA
mA
mA
mA
10
25
b
250
b
130
150
225
(1)
开关特性
在整个温度范围和V的推荐范围
CC
（注3）
符号
参数
测试条件
R
L
e
667X
民
t
PD
t
PD
t
PZX
t
PXZ
t
PZX
t
PXZ
t
w
输入到输出
时钟到输出
引脚11输出使能
引脚11输出禁止
输入到输出使能
输入到输出禁止
宽度时钟
高
低
t
su
t
h
建立时间
保持时间
C
L
e
5 pF的
C
L
e
50 pF的
C
L
e
5 pF的
15
15
25
0
b
10
广告
T
A
e
0 ℃
a
75 C
V
CC
e
5 0V
g
5%
典型值
15
10
10
11
10
13
最大
25
15
20
20
25
25
单位
C
L
e
50 pF的
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
注1
I
CC
e
最高最低温度
注2
在同一时间，否则16毫安一个输出
注3
如果PAL16R4B PAL使用的开关特性会相应提高
2
系统框图
DP84322和DP8409A的68000 CPU
TL F 5003 - 3
助记符说明
输入信号
时钟
时钟信号确定的定时
输出和应直接连接到
68000时钟输入
AS
从68000 CPU该输入地址选通
用于产生拉津到DP8409A
UDS LDS的上部和从68000较低数据选通信号
CPU这些投入与AS R W亲
韦迪DTACK到68000
R W
读写距离68000 CPU等待时
e
0时选择等待处理器速度
e
1
(‘‘1’’
e
46兆赫' '0''
e
8兆赫）
CAS
从DP8409A列地址选通
该输入与LDS和UDS亲
提供了两个独立的输出，中科院访问
上部和下部存储器中的数据的字节
CS
片选这使得输入输出DTACK
CS
e
0 DTACK输出使能CS
e
1
DTACK输出三态
刷新请求该输入请求
RFRQ
DP84322为强制更新
等待
该输入允许在必要的等待状态是
插入存储器访问周期
输出信号
拉津
此输出提供了一个存储周期开始显
最终的DP8409A并提供RAS时机
在隐藏刷新
CASU
这些信号是独立的CAS输出
CASL
所需的字节写入
DTACK
该输出是用来插入等待状态进
选择并能很好地协同68000存储器周期时
荷兰国际集团强制刷新周期，CPU AT-
引诱访问内存时，该输出
当启用CS输入为低电平，并在三
状态，当CS为高
该输出控制DP8409A的模式
它总是变低了4个CPU时钟周期
当AS处于非活动状态，并强制刷新重
quested通过RFRQ输入这允许
DP8409A执行自动强制再
FRESH
RFSH
3
功能说明
内存访问
为68000的总线周期开始的有效地址被输出上
地址总线A1 A23该地址进行解码，以亲
韦迪片选（ CS）到DP8409A地址后，
变为有效的AS变低，它用于设定拉津低
从DP84322接口电路需要注意的是CS莫属
低拉津的断言之前至少10纳秒
一个适当的内存访问作为一个例子了800 MHz的
68000的地址是有效的，至少30毫微秒之前的AS变
活跃的AS则有波及整个DP84322为亲
达斯拉津这意味着该地址是有效的最小
40毫微秒之前拉津变低和CS的解码
应小于30 ns的在这个速度的DM74LS138
或DM74LS139解码器可被选择来保证
通过CS建立时间变低之前，需要10 ns最小
接入拉津变低（吨
CSRL
在DP8409A的） ，这是
重要的，因为假隐藏刷新可能发生
当最小吨
CSRL
是不是遇到了典型的拉津OC-
小人在S2的端部随后选定的RAS输出
行到列选择，然后CAS会自动跟随
拉津为由DP8409A模式5模式5确定
保证了30 ns最小的行地址保持时间
(t
RAH
）和最小为8纳秒列地址建立时间
(t
ASC
）如果该系统需要使用字节令状指令
ING然后CASU和CASL需要访问上
和低级存储器的数据字节，它们被提供
DP84322在DP84322 LDS和UDS是与门
CAS从DP8409A提供CASL和CASU there-
脱颖而出的设计师不必担心延迟CAS
在写周期，以确保有效的数据被写入到
在写周期内存储的8兆赫68000指定
该数据输出是有效的DS之前至少30纳秒
变为有效。因此CASL和CASU不会低的
输出数据后至少40纳秒变得稳定瓜拉尼
发球68000有效数据被写入到存储器
此外UDS LDS和CAS的门使
DP84322接口控制器，支持测试和设置IN-
梁支（ TAS ）的68000利用读 - 修改 - 写赛扬
CLE执行此指令的TAS指令提供
通信的处理器间在多的方法
的PLE处理器系统由于这种指令的性质的
化在68000这个周期是不可分割和地址
选通的AS被置为在整个周期但
DS断言两次，两次存取的读，然后写
动态RAM控制器和DP84322响应
这个读modity - 写指令，如下所示（参见
TAS指令时序图说明）首先，
所选的RAS变为低电平，作为其结果变低，这
RAS的输出将保持在整个周期的低
那么DP84322的选择CAS输出（ CASL或CASU ）
变低，读取指定数据字节后该读DS
变为高电平，使所选的CAS去高一些
时钟之后RW变低，然后DS是重申作为
DS变低所选CAS号变为低电平选通CPU的
修改后的数据到存储器中的循环结束后
当作为变高
从DP84322两个CAS输出但是只能
驱动一个存储器组的其他驱动能力
如DP84244存储器驱动器应该被添加到
高达500 pF的负载驱动器
因为这个DP84322接口电路被设计成操作
与所有的68000版本的速度称为状态输入
等待被用来从其他区分8 MHz的
WAIT输入应设置为低6 MHz或更小，允许全
操作无等待状态的速度传输数据AC-
68000在这些速度下的知识输入（ DTACK ）是
S2过程中自动插入每个内存交易
化循环，然后在该周期时的端否定
UDS和LDS或高走为8 MHz的68000然而一
等待状态，需要为每个内存交易周期在
这些速度等待输入设置为高的选择
DP8409A的CAS输出产生DTACK并再次
DTACK被否定，在循环时的UDS或逻辑数据结构的端
变高，需要注意的是DTACK输出，只有当启用
该DP8409A的CS为低。因此，当68000是AC-
cessing的IO或ROM （换句话说，当DP8409A是
未选中）的DP84322的DTACK输出为高电平im-
pedance逻辑“1”通过外部上拉电阻器，它
现在到设计师提供DTACK一个适当的公交车
周期
下表显示的最大内存速度
在DRAM时序参数T条款
CAC
（访问时间
从CAS）和T
RP
（ RAS预充电时间）通过differ-要求
耳鼻喉科68000高速版本
微处理器
时钟
8兆赫
6兆赫
4兆赫
最大
t
CAC
125纳秒
90纳秒
270纳秒
最低
t
RP
140纳秒
170纳秒
280纳秒
最低
t
RAS
220纳秒
290纳秒
450纳秒
引脚5 （RW输入到DP84322 ）不被用作RW时
等待输入为高电平因此，当WAIT高，
管脚5是低这个配置为8兆赫68000的
在此配置中动态RAM控制器工作在
模式5和模式1
当两个等待， 5脚为高这是配置
4 MHz和6 MHz的68000只允许2微处理器
时钟，内存刷新此外，设计人员可以
使用DP8408A因为动态RAM控制器现在
工作在模式0和模式5或模式6另外的
可编程刷新定时器DP84300应当用于
确定的刷新率（ RFCK ） ，并提供再
新鲜的请求（ RFRQ ）输入到DP84322刷新
定时器可提供超过200不同的除数RFRQ
被赋予在每一个RFCK周期和遗体的开始
活动直到M2变低内存刷新的DP84322
样品RFRQ当作为高然后将M2低两
微处理器的时钟走的是DP8408A或DP8409A到
外部控制刷新模式拉津此刷新
也由DP84322发出如果存储器存取未决
拉津对于这个接入将不给出，直到它被延迟
大约一个微处理器时钟允许RAS预
充电时间为动态RAM
下表显示在不同的内存速度
在DRAM参数方面要求的4 MHz和
6兆赫68000
微处理器最大最小最小最小
时钟
t
CAC
t
RAS
t
RP
t
RAH
4兆赫
290纳秒
200纳秒
225纳秒
20纳秒
6兆赫
110纳秒
125纳秒
140纳秒
20纳秒
DP8408A DP8409A工作在模式6和模式0
4
功能说明
（续）
当WAIT
e
1引脚5
e
0 （ 8兆赫）的PAL控制器
支持一个插入等待状态读写周期
强制刷新五个等待状态插入，如果CS是有效的
和隐藏刷新该PAL模式下不支持
TAS指令
当WAIT
e
5脚
e
1 （ 4-6兆赫）的PAL控制器
支持未插入等待状态读写周期
和强迫刷新插入，当CS为两个等待状态
这种有效的PAL模式下不支持TAS指令
并且只支持隐藏在刷新模式5使用时，
在DP8409A控制器
该DP84322可能被频率为8 MHz ，无操作
等待状态（等待
e
'' 0 ''）给出以下条件
FAST PAL （ PAL16R4A ）
S2
a
S3
a
S4
a
S5
e
250纳秒
拉津延迟
e
60纳秒（低至最大值）
a
25纳秒（快速PAL延迟）
e
85 ns（最大值）
拉津到CAS的延迟DP8409-2
e
130 ns（最大值）
片选是无效的，因为微处理器处于激活
其他cessing所有四个RAS输出跟随拉津
选通片上刷新计数器的内容向每
记忆银行拉津变高结束再隐藏
新鲜的和也递增刷新计数器制备它
下一个刷新周期一旦隐藏刷新已
地点强制刷新不会被请求的
DP8409A当前RFCK周期
然而，如果微处理器连续访问的
DP8409A和内存，而RFCK是高隐蔽重
新鲜不可能发生，现在的系统必须
强制刷新后立即RFCK变低的重
从DP8409A新鲜请求信号（ RFRQ ）变低
说明强制刷新是必要的，当RFRQ
去S7控制器接口S2在低的任何时间
电路一直等待，直到当前的存储器访问赛扬的端
第一百然后设置M2（ RFSH ）低这种刷新需要四
微处理器的时钟来完成。如果当前的周期
另一存储器循环68000将自动被放
在四个等待状态或者当RFRQ变低，
AS高S0到S1 M2在现在被设置为低S2 There-
前它需要一个额外的微处理器时钟此
刷新刷新所有一旦DP8409A在模式1强制
在RAS输出保持高电平，直到2 RGCK后缘
M2后变为低电平时，所有RAS输出变低这使得
最少一个和RGCK的半个时钟周期
RAS预充电时间，在DP8409A数据指定
表中的RAS输出保持低电平的两个时钟周期
RGCK刷新计数增加的RAS输出
却将走高一旦强制刷新已经结束M2是
为模式5自动接入带来高DP8409A回
注意，拉津对等待访问没有给出，直到它
已经推迟了整整微处理器时钟允许
RAS预充电时间为即将到来的访问
如果68000总线处于非活动状态（即68000的指令
队列已满或68000正在执行内部操作
如乘法指令或68000在停止
状态
）和刷新已被请求的刷新将
还需要的地方，因为RFRQ进行连续采样
同时，由于是高在这些条件。因此刷新
系统蒸发散将是透明的，以微处理器形成机制
吸收的敷料系统的吞吐量增加，因为
DP84322可以提神，而68000总线处于非活动状态
该84322是一个标准的美国国家半导体PAL一部分
（ DMPAL16R4 ）用户可以修改的PAL方程来
支持他的具体应用的84322逻辑方程
函数表（功能测试）和逻辑图，可以是
可见在此数据表的末尾
使用74S02和74S240外部现金L代
7 5纳秒（ 74S02 ）
a
10纳秒（ 74S240 ）
b
7 5纳秒（小于负载
在8409 CAS行）
e
10 ns（最大值）
收发器延迟（ 74LS245 ）
e
12 ns（最大值）
68000数据设置为S6
e
40 ns（最小值）
最低牛逼
CAC
e
53纳秒
e
250
b
85
b
130
b
10
b
12
a
40
最低牛逼
RAS
e
240纳秒
最低牛逼
RP
e
150纳秒
最低牛逼
RAH
e
20纳秒
刷新周期
由于访问顺序定时自动导出
从拉津在模式5 RC和Casin酒店未使用，
现已成为刷新时钟（ RFCK ）和RAS发电机
时钟（ RGCK ）分别刷新时钟RFCK可能
从RGCK分下降，这是微处理器
使用DM74LS393时钟或DM74LS390 RFCK亲
志愿组织的刷新时间间隔和RGCK快时钟
所有RAS的刷新，如果强行清爽必要的
DP8409A提供了两个隐藏在刷新模式5和强迫
刷新方式1 ，优先放在隐藏的清凉
假设128行要被刷新，然后16
ms
马克西 -
是需要RFCK分发茶点妈妈时钟周期
荷兰国际集团的所有行的在2毫秒周期
该DP8409A提供了隐藏在清爽的模式5时
所述刷新时钟（ RFCK ）为高并且微处理器是
不访问RAM换句话说，当DP8409A的
5
QQ：2881677436 复制
