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DP8420A 21A 22A microCMOS可编程256K 1M 4M的动态内存控制器驱动程序

1992年7月

DP8420A 21A 22A microCMOS可编程

256K 1M 4M的动态内存控制器驱动程序

概述

该DP8420A 21A 22A动态RAM控制器提供了

动态RAM之间低成本的单芯片接口

所有8位16位和32位系统的DP8420A 21A 22A gen-

中心提供全方位的全部所需的访问控制信号时序

片上的刷新请求时钟用于自动的DRAM的

matically刷新DRAM阵列刷新和访问

经过仲裁芯片如有需要等待或DTACK输出

把插入等待状态进入系统的访问周期包括

突发模式存取过程中刷新RAS低的时间和

后刷新RAS预充电时间和背靠背AC-

正如事实是通过等待状态的插入保障

独立的片上预充电柜每个RAS输出

可用于内存交错，以避免延迟回

到后面的访问，因为预充电的额外的为特色的

在DP8422A的TURE是两个接入端口，以简化双

在访问中，这些端口和刷新仲裁

在芯片上做

针脚数

（ PLCC ）

地址

输出

特点

片上高精度延时线，以保证关键

DRAM访问时序参数

microCMOS过程为低功耗

高电容驱动程序RAS CAS WE和DRAM

芯片地址

对四位页面和静态列芯片的支持

DRAM的

字节使能片上信号允许字节写入一个字

规模达32位，没有外部逻辑

选择控制器的速度20 MHz和25 MHz的

在船上端口A端口B （ DP8422A只）刷新仲裁

化逻辑

直接接口到所有主要的微处理器（应用

可用笔记）

4 RAS和CAS 4驱动器（ RAS和CAS的配置

化可编程）

直接驱动

内存

容量

4字节

16兆字节

64兆字节

ACCESS

端口

可用的

单端口的访问

双接入端口（ A和B）

控制

DP8420A

DP8421A

DP8422A

最大

DRAM

可能

256千

1兆位

4兆位

框图

DP8420A 21A 22A DRAM控制器

TL F 8588 - 5

图1

TRI- STATE是美国国家半导体公司的注册商标。

交错刷新

是美国国家半导体公司的商标。

1995年全国半导体公司

TL F 8588

RRD - B30M105印制在U S A

1 0引言

2 0信号说明

2 1地址R W和编程信号

2 2 DRAM控制信号

2 3刷新信号

2 4端口A的接入信号

2 5端口B接入信号（ DP8422A ）

2 6常见的双端口信号（ DP8422A ）

2 7电源信号和电容输入

2 8时钟输入

3 0编程和重置

3 1外部复位

3 2编程方法

3 2 1模式只加载编程

3 2 2芯片选择访问编程

3 3内部编程模式

4 0 A端口接入方式

4 1访问模式0

4 2访问MODE 1

4 3扩展CAS无论使用哪种接入方式

4 4读 - 修改 - 写周期，无论哪种接入方式

4 5其他访问支持功能

4 5 1地址锁存器和列递增

4 5 2地址流水线

4 5 3延迟写入访问期间CAS

5 0刷新选项

5 1刷新控制模式

5 1 1内部自动刷新

5 1 2外部控制的突发刷新

5 1 3刷新请求确认

5 2刷新周期类型

5 2 1常规刷新

5 2 2交错刷新

5 2 3错误洗涤刷新

5 3延长刷新

5 4清理刷新地址计数器

5清除刷新请求时钟

6 0端口等待状态支持

6 1 WAIT类型输出

6 2 DTACK类型输出

6月3动态增加等待状态的数目

6 4是保障RAS低电平时间和RAS预充电

时间

7 0 RAS和CAS的配置模式

7 1字节写入

7 2 ，内存交错

7月3地址流水线

7 4错误洗涤

7 5页突发模式

8 0测试模式

9 0 DRAM关键时序参数

的T 9 1可编程VALUES

RAH

和T

ASC

吨的9 2计算

RAH

和T

ASC

10 0双访问（ DP8422A ）

10 1端口B访问模式

10 2端口B等待国家支持

10 3常用端口A和端口B的双端口功能

10 3 1 GRANTB输出

10 3 2 LOCK输入

11 0绝对最大额定值

12 0 DC电气特性

13 0 AC时序参数

14 0功能之间的差异

DP8420A 21A 22A及DP8420 21 22

15 0 DP8420A 21A 22A用户提示

1 0引言

该DP8420A 21A 22A的CMOS动态RAM控制 -

结合了许多先进的功能，包括制器

地址锁存器刷新计数器刷新时钟行列

并刷新地址复用延迟线刷新访问

仲裁逻辑以及高电容驱动程序的编程

梅布尔系统界面允许任何制造商的微

处理器或总线通过直接连接

DP8420A 21A 22A到DRAM阵列高达64 MB的

SIZE

电时，用户必须首先复位和程序后，

DP8420A 21A 22A之前访问DRAM芯片

通过地址总线编程

RESET

由于功率的差异提供了内部复位

电路可能并不总是正确重置，因此外部

（硬件）复位编程之前必须进行

芯片

程序设计

复位芯片后，用户可以编程控制器

通过以下两种方法中的一种模式只加载程序 -

明或片选访问编程

初始化期间

一旦DP8420A 21A 22A已被编程为

第一次一个60毫秒的初始化期间被输入在该

时间刚果（金）执行刷新的DRAM阵列等等

进一步预热周期是不必要的初始化

仅过了第一个节目后段进入

RESET

访问模式

复位和编程芯片后

该

DP8420A 21A 22A是准备有访问DRAM

在访问这些控制器模式0的两种模式

这表明RAS同步和模式1用来指明

凯茨RAS异步

刷新模式

该DP8420A 21A 22A扩大了刷新功能

相比以往的DRAM控制器有三种

清爽可用的内部自动茶点模式

荷兰国际集团外部控制的突发刷新和重新刷新

追求应答刷新所有这些模式都可以

可以一起使用或单独使用，以实现所需的再

sults

刷新类型

这些控制器具有三种可提神

传统的交错和错误洗刷任何刷新

控制方式可以与任何类型的刷新的使用

等待支持

该DP8420A 21A 22A有等待的支持可作为

DTACK或等待两者都是可编程的数据DTACK

传输确认是处理器的等待有用

信号是高电平有效，等待是这些处理器非常有用

其等待信号是低电平有效的，用户可以选择任一

在编程，这些信号在芯片上使用了任意

器插入等待状态，以保证与仲裁

访问刷新和预充电两种信号都不知疲倦

所选择的访问模式的悬垂和两个信号可以

动态通过倒底信号进一步延迟

在DP8420A 21A 22A

顺序访问（静态列页面模式）

该DP8420A 21A 22A已经习惯了地址锁存器

锁存器的存储单元行和列地址的输入，一旦

地址锁存列增量（ COLINC ）功能

可用于递增列地址的地址

锁存器还可以通过编程将告吹COLINC

可用于静态列的顺序访问

DRAM的另外COLINC与援助计划的投入可以一起

可用于顺序访问页面模式的DRAM

RAS和CAS配置（字节写入）

在RAS和CAS驱动程序可以被配置为驱动一个

两个或四个组存储器阵列高达32位宽度的

ECAS信号可以被用来选择四个一个CAS

对于字节写驱动程序，无需额外的逻辑

内存交错

当一个以上的配置DP820A 21A 22A

银行内存交错可通过搭售低

地址位的银行中选择线B0和B1 SE-

quential背靠背的访问不会被推迟，因为

这些控制器具有独立的每个预充电柜

银行

地址流水线

该DP8420A 21A 22A能够执行地址

管线在地址流水线的DRC将保证

列地址保持时间和切换内部MULTIPLE-

异或放置在地址总线上的行地址。在此

时间到另一家银行的另一个内存访问能够initiat-

双访问

最后， DP8422A的所有功能以前men-

tioned和不像DP8420A 21A的DP8422A有

第二端口，以允许第二CPU访问相同

存储器阵列中的DP8422A有四个信号，以支持

双访问这些信号AREQB ATACKB LOCK

和GRANTB所有仲裁的两个端口，并刷新

通过等待的插入由控制器完成的芯片上

状态由于DP8422A只有一个输入地址总线

地址线必须在外部多路复用信号

GRANTB可用于该目的

术语

下面，说明在本数据所使用的术语

表术语否定，并声称使用断言

指的是一个'真'的信号。因此' ECAS0断言' '的意思

该ECAS0输入处于逻辑0的术语'' COLINC assert-

编''是指COLINC输入为逻辑1术语negat-

ED是指一个'假'的信号。因此' ECAS0否定''

指ECAS0输入为逻辑1的术语' COLINC

否定' '是指在输入COLINC处于逻辑0的表

如下图所示澄清这个术语

信号

高电平有效

低电平有效

行动

断言

否定

断言

否定

逻辑电平

高

低

高

连接图

TL F 8588- 4

TL F 8588 - 3

顶视图

图2

订单号DP8420AV -20或DP8420AV -25

见NS包装数V68A

顶视图

科幻gure 3

订单号DP8421AV -20或DP8421AV -25

见NS包装数V68A

TL F 8588 - 2

顶视图

图4

订单号DP8422AV -20或DP8422AV -25

见NS包装数V84A

2 0信号说明

针

名字

装置（如果不

适用于所有）

输入

产量

描述

2 1地址R W和编程信号

R0–10

R0–9

C0–10

C0–9

B0 B1

DP8422A

DP8420A 21A

DP8422A

DP8420A 21A

行地址

这些输入被用于在接入指定的行地址

到DRAM它们还用于当ML是断言芯片进行编程（除

R10)

列地址

这些输入被用于在一个指定的列地址

存取DRAM它们也可用于对芯片进行编程时的ML被断言

（ C10除外）

BANK SELECT

根据编程的这些输入被用于选择一组

的RAS和CAS输出期间的接入断言它们还用于向程序

当ML是断言的芯片

ENABLE CAS

这些输入被用于使单个或一组CAS输出

当断言组合与B0 B1和编程这些位

输入选择哪个CAS输出或CAS输出将在一个访问的断言

ECAS信号也可以被用于切换一组CAS输出为页半字节

模式访问它们也可用于字节写操作如果ECAS0是

编程继续断言ECAS0而否定AREQ中否定

或在一个访问将导致在CAS输出AREQB进行扩展，而

RAS输出被否定（洗涤过程中ECASn输入有没有影响

刷新）

写使能

此输入用于表示写入操作到DRAM如果

ECAS0是断言在编程WE输出将遵循此输入本

输入断言也会导致CAS延迟到下一个时钟上升沿，如果地址

在编程过程中C9位被置位

COLUMN增量

当地址锁存器的使用和RFIP被否定

断言这个信号这样的输入功能COLINC导致列地址

一当RFIP被断言这个信号被用于扩展被递增

刷新周期由任意数量的CLK的周期，直到它被否定

LOAD模式

该输入信号为低电平时使内部编程寄存器

用于存储节目安排信息

ECAS0–3

WIN

COLINC

（ EXTNDRF ）

2 2 DRAM控制信号

Q0–10

Q0–9

Q0 –8

RAS0–3

DP8422A

DP8421A

DRAM地址

这些输出是R0的复用输出 - 9 10和

C0-9 10和形成DRAM的地址总线这些输出包含在刷新

地址每当RFIP断言它们含有高电容驱动程序与20X

串联阻尼电阻器

行地址选通

这些输出被置位锁存行地址

包含在输出Q0- 8 9 10到DRAM当RFIP被声明时

RAS的输出用于锁存包含在Q0的刷新行地址-8 9 10

在DRAM产出，这些产出含有高电容驱动程序与20X系列

阻尼电阻器

列地址选通

这些输出被置位锁存列

包含在输出Q0- 8 9 10到DRAM这些产出地址

高电容驱动程序与20X系列阻尼电阻器

写使能

刷新请求

该输出断言指定了一个写

操作到DRAM当否定该输出指定一个读操作，以在

DRAM当DP8420A 21A 22A被编程在地址流水线模式或

当ECAS0编程过程中被否定这个输出将作为RFRQ

当断言此引脚指定13

或15

已经过去了。如果DISRFSH是

否定DP8420A 21A 22A将尽快进行内部刷新地

如果可以使用DISRFRSH被断言RFRQ到外部请求通过刷新

输入RFSH该输出具有较高的电容式驱动器和一个20X系列阻尼

电阻器

CAS0–3

（ RFRQ ）