DP8409A多模式动态RAM控制器驱动程序
1989年5月
DP8409A多模式动态RAM控制器驱动程序
概述
而以前需要动态内存的系统设计
几个支持芯片到现在驱动存储器阵列
可以与一个单一的集成电路实现
在DP8409A多
模式动态RAM控制器驱动程序的DP8409A是钙
驱动所有16K和64K动态RAM （ DRAM的）的pable为
以及256K的DRAM的自DP8409A是单芯片的所谓
lution （包括容性负载驱动程序）它最大限度地减少propa-
gation延迟歪斜的主要性能缺点
多片外存储器的驱动和控制
该DP8409A的8种工作模式提供了多种选择
DRAM的控制能力内存访问可能CON组
自动受控外部或芯片上的片上再
新鲜计数器使清凉（外部或自动
matically控制）不那么复杂和自动MEM-
储器初始化是既简单又快捷
该DP8409A是一个48针的DRAM控制器驱动程序与9
复用的地址输出和6个控制信号，它CON组
两个9位地址sists锁存一个9位的刷新计数器
和控制逻辑的所有输出驱动器能够驱动
500 pF的负载时为25 ns的传播延迟
DP8409A时序参数中指定驱动典型
88的DRAM ，包括跟踪负载电容电容
tance
该DP8409A有3个模式控制引脚M2货币供应量M1和M0
其中， M2是在一般的刷新这3个引脚选择8
操作输入B1和B2在内存AC-模式
塞斯模式（ M2
e
1）选择其中的一个选择输入
4 RAS输出在正常访问的9地址输出
看跌期权可以行地址锁存器或选择
列地址锁存器在刷新9位片上再
新鲜计数器被使能到地址总线上，并在此
模式下，所有RAS输出选择，而CAS受到抑制
该DP8409A可以驱动多达4个银行的DRAM与每
银行由16K的64K的还是256K的控制信号
输出RAS CAS和WE都提供相同的
驱动能力的每个RAS输出驱动器，一个银行
DRAM中，使四个RAS的输出被用来选择
银行同时CAS我们和复用地址可以
连接到所有DRAM的银行这使得
非选择的银行在待机模式下（小于一
工作电源的十分之一），在三中的数据输出
状态下，只有与它相关联的RAS低的银行会
写入或读
操作功能
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
在一个芯片上的所有DRAM驱动功能最大限度地减少偏差
产出最大化AC peformance
芯片上的电容负载驱动器（指定驱动多达
88的DRAM ）
直接驱动所有16K 64K和256K的DRAM
可寻址64K 256K或1M的话
25 ns的传播延迟一般在500 pF负载
CAS变为低电平后自动列地址
有效的，如果需要的
自动存取模式提供RAS行列SE-
择然后自动和快速CAS
WE WIN如下无条件提供READ
写入或读取 - 修改 - 写入周期
具有可选的片上9位刷新计数器终了
数（ 127 255 511 ）
结束计数射频IO引脚变为低电平表示127
255或511
射频输入输出低电平复位输入9位刷新计数器
在刷新周期CAS抑制
秋季，通过所控制的地址输入锁存器
ADS
三态输出允许多控制器解决
内存
控制输出信号变为高阻抗逻辑' 1'， '
对于共享内存时禁用
上电复位计数器控制信号的高地址
输出三态和终数的设置为127
模式特点
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
8种模式的操作获得3 3刷新和2
建立
2外部控制模式1的访问和刷新1
（模式0 4 ）
2自动接入方式RAS
x
R C
x
中科院自动化
以T
RAH
e
20或30 ns最小（模式5,6）
自动存取模式允许隐藏清爽（方式5 ）
强制刷新要求对RF IO ，如果没有再隐藏
新鲜的（方式5 ）
系统后强制执行刷新承认
请求（模式1）
自动突发模式刷新停止在最终的计数
127 255或511 （模式2 ）
2所有- RAS ACCES模式外部或自动CON-
受控的内存初始化（模式3A和3B ）
自动全的RAS模式与外部8位计数器
释放系统为其他的建立例程状态3a
结束计数的刷新计数器的值由B1和设置
B0 （模式7 ）
TL F 8409 - 1
TRI- STATE是美国国家半导体公司的注册商标。
PAL是一个注册商标，并许可与单片存储器公司使用
C
1995年全国半导体公司
TL F 8409
RRD - B30M105印制在U S A
引脚德网络nitions
（续）
表I DP8409A模式选择选项
模式
0
1
2
3a
3b
4
5
6
7
（ RFSH ）
M2
0
0
0
0
0
1
1
1
1
M1
0
0
1
1
1
0
0
1
1
M0
0
1
0
1
1
0
1
0
1
操作模式
外部控制刷新
自动刷新
被迫
内部自动连拍刷新
所有RAS自动写入
外部控制的所有RAS接入
外部控制访问
自动访问慢吨
RAH
隐藏刷新
自动存取快速吨
RAH
伯爵的设定结束
条件
RF I O
e
EOC
RF I O
e
刷新请求（ RFRQ ）
RF I O
e
EOC
RF I O
e
EOC所有RAS主动
所有RAS主动
由表二定义的Active RAS
由表二定义的Active RAS
由表二定义的Active RAS
见表III模式7
manently高ADS否则必须低，而这种吸附
礼服仍然有效
在正常存储器存取操作的拉津和RC是
最初高当地址输入启用进入
地址锁存行地址出现在Q输出
把地址选通信号也输入银行选择地址
连衣裙（ B0和B1 ）如果CS为低电平输出全部启用
当CS为高转换地址输出去三
态并且控制输出第一高电平通过一个低
阻抗，然后通过一个片上高阻抗举行
ANCE这使得输出并联同其他DP8409As的
多址后，所有输出去主动约50纳秒
芯片选择再次当CS为高电平，并刷新周期
开始的所有输出被激活，直到结束
刷新周期
驱动能力
该DP8409A具有与指定的定时参数
高达600 pF的负载在一个典型的存储系统，这是equiv-
alent约88与走线长度5V -仅保留的DRAM
到最低限度。因此该芯片可驱动每四家银行
16或22位或32两排或39位或一个银行
64或72位
减负荷将略有减少时序参数和
更多的装载将增加，根据时序参数
到的曲线图中
图10
交流性能参数
为88的典型负载电容被指定
的DRAM此图可用于推断的杂物 -
系统蒸发散料与其他负载
由于走线分布电容和电感
和DRAM的输入电容电流尖峰可以creat-
ED造成的过冲和下冲的DRAM IN-
却将是可以改变的DRAM ，甚至内容
摧毁他们删除这些尖峰阻尼电阻
（低电感碳）可之间插入
DP8409A驱动器输出和DRAM的亲如possi-
竹叶提取到DP8409A阻尼电阻的值
不同的控制输出RASS之间可能会有所不同
CAS Q公司和我们的阻尼电阻应阻止 -
由第一个原型开采（不绕丝因
较大的分布电容和电感）的最佳
为阻尼电阻的值是临界值，给出
在控制输出的典型临界阻尼过渡
为阻尼电阻器的值将是15X和间
100X较低的装载值越高（更多
信息，请参阅AN- 305 '防护措施，当Driv-
ING回忆''）
3
Casin酒店（ RGCK ）
在自动刷新模式自动突发模式
和所有RAS自动写模式该引脚为RAS发电机
时钟输入在所有其他模式是Casin酒店（列地址
选通输入）抑制CAS输出高电平时
模式4和图3b在模式6是可以用来延长CAS
产量
ADS地址（LATCH ）选通输入
行地址协作
UMN地址和银行选择锁存器秋天，通过与
ADS高锁存高到低转换
CS片选输入
三态模式将解决
输出，并把该控制信号变换为高阻抗
逻辑' 1 '状态时高（除非清爽的一
刷新模式）使所有输出低电平时
M0 M1 M2模式控制输入
这3个控制引脚
确定DP8409A的操作8大模式
如表I所示的
RF I O
在I O引脚用作复位计数器输入
当从外部集电极开路门或作为设定得低
标志输出的标志变为低电平有效的模式0和2时
最终- Count的输出是在127 255或511 （参见
表III）在自动刷新模式是刷新请求
产量
WIN写使能输入
WE写使能输出
从WIN输出缓冲
CAS列地址选通输出
在模式3A 5
6 CAS变为低电平以下有效的列地址
在模式3B和4变为低电平后， RC变低或跟着
低点Casin酒店变低，如果RC已经很低CAS高
出版过多刷新
RAS 0-3行地址选通输出
选择MEM-
从B1和B0的储器行解码（见表II ） ，如果RFSH是
如果高RFSH为低电平，所有银行都选择了
B0 B1区选择输入
通过ADS解码，以选通
启用的RAS输出之一时，拉津走低也
用于定义在模式7期终止计数（表III）
条件的所有模式
输入寻址
地址块由一个行地址锁存一个同事
UMN地址锁存器和一个可复位刷新计数器
地址锁存器落空时， ADS高，锁存器
当ADS变低。如果地址总线有AD-有效
衣服后才有效地址时广告可以per-
条件的所有模式
（续）
DP8409A驾驶任何16K或64K的DRAM
该DP8409A可以驱动任何16K或64K的DRAM所有16K
DRAM的基本上相同的结构，包括
因此，新的5V -唯一版本在大多数应用中differ-
耳鼻喉科制造商的DRAM是可以互换的（对
相同的电源轨芯片）和DP8409A可以驱动所有16K
DRAM的（见
图1A
)
有三种基本配置为5V ，仅64K
DRAM中的128行× 512列的阵列与上-RAM上
刷新计数器128行× 512列的阵列，没有导通
RAM的刷新计数器和一个256行× 256列的阵列
没有对-RAM计数器刷新该DP8409A可以驱动所有
三种配置，并在同一时间他们都允许
是可互换的（如图
图1b
和
1c
） provid-
在DRAM的选择，因为荷兰国际集团最大的灵活性
9位片上刷新计数器可以作为一个7位的刷新
计数器用于128行配置，或者作为一个8位的刷新
计数器用于256行配置上的RAM的刷新
计数器（如果存在的话）是从未使用过，只要128行是
刷新每2毫秒（在4毫秒，即256行）的所有DRAM类型
正确刷新
系统和DRAM银行之间DP8409A接口
TL F 8409 - 6
图1a DP8409A任何16K的DRAM
TL F 8409 - 7
图1b DP8409A 128行×512列64K DRAM
TL F 8409 - 8
图1C DP8409A有256 ×256 64K列DRAM
4
条件的所有模式
（续）
当DP8409A处于刷新模式时将RF的IO管脚
表示芯片上的刷新计数器已达到其
该结束的计数结束计数可选择127或255
512 ，以容纳16K或64K 256K的DRAM虽然
最终的计数可以被选择为任意这些的
计数器计数一直到511翻滚到零之前，
阅读写和读 - 修改 - 写周期
的输出信号WE确定的存储器是什么类型的
访问周期内存将执行，如果我们保持高
而CAS变低读周期时，如果我们变低
前中科院变为低电平写入周期时和DI数据
（ DRAM的输入数据）被写入到DRAM作为CAS变
低，如果我们变低迟吨
CWD
CAS后变为低电平第一
读操作和DO （ DRAM输出数据）有效
然后数据DI写入到在所述DRAM的同一地址
当我们变低，在这种读 - 修改 - 写案例DI和
DO不能链接在一起，因此循环的类型是
由我们控制它遵循WIN
POWER- UP初始化
当V
CC
首先应用到DP8409A的初始化脉冲
清零刷新计数器内部控制触发器和
设置刷新计数器127的计数结束（这
可以通过模式7 ）改变为V
CC
增加至约
2 3V其持有的输出控制信号，在一个的水平
肖特基二极管压降低于V
CC
和输出地址，以
TRI- STATE作为V
CC
增加上述2 3V控制这些
输出被授予对系统
DP8409A功能模式
说明
记
在文字说明，所有的延迟参数指的是DP8409A替代
为DP8409-2或DP8409-3当各个延迟数
使用这些器件的
MODE 0外部控制刷新
图2
是外部控制刷新时间在此
模式输入地址锁存器是由用户管理员禁用
礼服输出和刷新计数器时启用
RAS发生在DRAM启用行是在刷新
外部控制刷新模式下，所有RAS输出
启用以下拉津和CAS抑制这种茶点
ES在所有四家银行的刷新计数器在同一行增量
当任一拉津或RFSH变低到高的后一个ments
刷新RF IO变为低电平时数为127或255
511年底的数载（见表三）与拉津和
RFSH低要重置计数器为全零的RF IO设置
低通过外部集电极开路驱动器
在刷新拉津和RFSH必须是倾斜的转录
sitioning低，使得刷新地址是有效的
前控制器的地址输出RAS输出去
时间之低， RFSH之前，应该去低量
拉津并不取决于这种吸附的电容性负载
裙和RAS线对于在开关中指定的负荷
此数据表10纳秒的特点是充分参见
to
图2
要执行外部控制的突发刷新拉津是瓶酒
GLED而RFSH保持为低电平刷新计数器递增
ments与拉津变低到高，使得DRAM的行
由拉津去高分到低分刷新连续
TL F 8409 - 9
图2外部控制刷新周期（模式0 ）
5
QQ：2881677436 复制
