DP83902A ST- NIC串行网络接口控制器，用于双绞线
初步
1995年11月
DP83902A ST- NIC
TM
串行网络接口控制器，用于双绞线
概述
该DP83902A串行网络接口控制器
双绞线（ ST - NIC）是一种microCMOS VLSI器件DE-
签署轻松实现CSMA CD局部区域网络
这些工作包括：以太网（ 10BASE5 ）细以太网
（ 10BASE2 ）和双绞线以太网（ 10BASE -T ）的
总体ST- NIC解决方案提供了介质访问控制
（MAC）和编码 - 解码（ ENDEC ）配有一个AUI接口
并按照10BASE- T收发机功能
IEEE 802标准3
该DP83902A的10BASE-T收发器完全符合
IEEE标准该功能模块集成了
接收器发射器碰撞的心跳回环叽里咕噜
和链路完整性块作为在标准的定义
与均衡电阻收发器相结合时，
发送接收过滤器和脉冲变压器提供
从DP83902A的ENDEC完成物理接口
模块和双绞线介质
集成ENDEC模块允许曼彻斯特式编码
荷兰国际集团以及经由差动收发器和相位解码
在10兆比特每秒锁相环解码器还包括colli-
锡安检测转换器和诊断环回功能
的ENDEC模块可直接与所述收发信机
模块，并且还提供一个完全符合IEEE的AUI （网络普通
tachment单元接口），用于连接到其他媒体
收发器
（续）
特点
对于IEEE 802 3 10BASE - T单芯片解决方案
集成控制器ENDEC和收发器
Y
全AUI接口
Y
无需外部精密部件
Y
3级回环的支持
收发器模块
Y
集成收发器，包括电子产品
发射器和接收器
冲突检测心跳和Jabber定时器
链路完整性测试
Y
链接禁用和极性检测校正
Y
集成智能静噪接收
Y
对于远距离的电缆OP-降低静噪等级
关合作（ 100针QFP版）
ENDEC模块
Y
为10 Mb s曼彻斯特编码Manchester编码方式进行解码以及时钟重
covery
Y
发送半双工或全双工模式的步骤
Y
哗啦哗啦的接收和碰撞对
Y
锁定时间5位典型
Y
曼彻斯特解码的数据高达
g
18 ns的抖动
MAC控制器模块
Y
100 ％ DP8390软件硬件相兼容
Y
双16位DMA通道
Y
16个字节的内部FIFO
Y
高效的缓存管理实施
Y
独立的系统和网络时钟
Y
支持物理多播和广播地址滤波器
TERING
Y
网络统计信息存储
Y
Y
1 0系统图
站或DTE
TL F 11157 -1
TRI- STATE是美国国家半导体公司的注册商标。
ST- NIC
TM
是美国国家半导体公司的商标。
C
1995年全国半导体公司
TL F 11157
RRD - B30M115印制在U S A
概述
（续）
这是由所提供的媒体访问控制功能
网络接口控制模块（ NIC ）提供简单
和高效率的数据包发送接收控制用
的独特的双DMA通道装置和一个内部FIFO
总线仲裁和存储器控制逻辑被集成到
降低电路板成本和面积开销
DP83902A提供了一个全面的单芯片解决方案
用于10BASE-T IEEE 802 3网络和专为
通过AUI接口，轻松连接到其它收发器
由于CMOS工艺的固有约束间隔离
化是必需的，在为AUI差分信号接口
10BASE5和10BASE2应用电容或电感
略去隔离，可以使用
目录
1 0系统图
2 0引脚说明
3 0框图
4 0功能说明
5 0发送接收数据包
封装解封
6 0直接存储器访问控制（ DMA）的
7 0数据包接收
8 0分组传输
9 0远程DMA
10 0内部寄存器
11 0初始化程序
12 0环回诊断
13 0总线仲裁和时序
14 0初步电气特性
15 0开关特性
16 0 AC时序测试条件
17 0物理尺寸
连接图
TL F 11157 - 2
订单号DP83902AV
见NS包装数V84A
2
连接图
（续）
TL F 11157 - 65
订单号DP83902AVJG
见NS包装数VJG100A
2 0引脚说明
PQFP
针无
PLCC
针无
AVJG
针无
针
名字
I O
描述
总线接口引脚
95
5
92
INT
O
打断
表明DP83902A后需要注意CPU
接收或传送的DMA传输结束中断被清除
通过写ISR （中断状态寄存器）所有中断屏蔽
写确认
发出从系统到DP83902A以指示
数据已经被写入到外部锁存器的DP83902A将开始一个写入
周期以放置在本地存储器中的数据
端口读
在一个允许在本地总线从外部锁存数据
存储器写周期本地内存（远程写操作），这使得
数据从系统存储器异步传输到本地存储器
注册地址
这四个引脚用于选择寄存器读
或书面的这些输入的状态被忽略时， DP83902A不
从模式（ CS高）
96
6
93
WACK
I
98
7
95
珠三角
O
99 100
1 2
8 –11
96
98–100
RA3–RA0
I
4
2 0引脚说明
（续）
PQFP
针无
PLCC
针无
AVJG
针无
针
名字
I O
描述
总线接口引脚
（续）
4–8
10–12
14 15 17
18 22 23
25 26
12–23
28–31
2–4 6
7 9–15
20–23
AD0–
AD15
I O
地址数据复用总线
注册与访问DMA不活跃CS为低电平和ACK的返回
DP83902A引脚AD0 - AD7是用来读取和写入寄存器数据AD8-
在IO传输SRD SWR管脚AD15浮子用于选择
转移方向
总线主机返回前页断言
在记忆周期AD0 T1 - AD15包含地址
在T2 T3 T4 AD0 AD15包含数据（字传输模式）
在T2 T3 T4 AD0 - AD7包含数据AD8 - AD15包含地址（字节
传输模式）
转移的方向指示的DP83902A水利部MRD线
地址选0
输入上脱落DMA无效， CS为低电平锁存器RA0 - RA3投入
边缘如果出现在RA0 - RA3高数据流将通过锁存器
当输出总线主锁存地址位（ AD0 - AD15 ）外部
在DMA传输的内存
芯片选择
片选控制器放置在从属模式
mP
访问
内部寄存器必须通过总线周期RA0数据部分无效 - RA3
用于选择的内部寄存器SWR和SRD的选择方向
数据传输
MASTER写选通
（选通DMA传输）
在写周期低电平有效（ T2 T3 TW ），以缓冲存储器上升沿
用有效的输出数据TRI- STATE的存在，直到返回重合
断言
MASTER读选通
（选通DMA传输）
在读周期（ T2 T3 TW）积极为缓冲存储器输入数据必须是
瑞星MRD TRI -STATE的边缘，直到返回断言有效
SLAVE写选通
从CPU选通写内部寄存器
通过RA0- RA3数据选择被锁存到上兴起的DP83902A
该输入的边缘
SLAVE读选通
从CPU频闪读取内部寄存器
通过选择RA0 - RA3的寄存器的数据输出时， SRD变低
应答
当DP83902A授权访问CPU使用的有源低
插入等待状态，直到CPU DP83902A是一个寄存器同步
读或写操作
总线时钟
此时钟用来建立DMA存储器的周期
周期四个时钟周期（ T1 T2 T3 T4）每个DMA循环DMA使用
传输可以通过1 BSCK增量使用READY输入扩展
读确认
表示系统DMA或主机的CPU有
读取由DP83902A的DP83902A放置在外部锁存器中的数据
将开始一个读周期来更新闩
端口写
频闪用于从DP83902A到外部锁存数据
锁存器的传输过程中的远程读取到主机内存传输上涨
PWR边缘与有效数据的本地总线上存在重合
准备
该引脚在一个DMA设置高插入等待状态的转移
DP83902A将在T3中的DMA传输采样此信号
PORT请求地址选1
32位模式LAS如果在数据配置寄存器设置这条线是
编程为ADS1它被用来选通地址A16 - A31进
外部锁存器（ A16- A31是存储在RSAR0的固定地址
直到接收到返回RSAR1 ） ADS1将保持在三态
16位模式LAS如果没有在数据配置寄存器设置这
行编程为PRQ ，用于远程DMA传送
DP83902A发起一个远程DMA读或写操作
触发该引脚在这种模式下PRQ将是一个标准的逻辑输出
记
这条线将启动为三态，直到数据配置寄存器进行编程
27
32
25
ADS0
I O
28
33
26
CS
I
29
34
27
水利部
O Z为
30
35
28
MRD
O Z为
31
36
29
SWR
I
32
33
37
38
30
31
SRD
确认
I
O
36
40
34
BSCK
I
37
41
35
RACK
I
39
42
36
PWR
O
41
42
43
44
37
39
准备
PRQ
ADS1
I
O Z为
5
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