增强
特点
s
内存系统公司
DM2223 / 2233突发的Multibank EDO
EDRAM
512KB ×8增强的动态RAM
产品speci fi cation
8Kbit SRAM高速缓存内存为12ns随机读取在四
活动页面（缓存的Multibank ）
s
为30ns的访问任何新页快速的4Mbit DRAM阵列
s
写张贴注册为12ns随机或突发写在
一个页面
s
为5ns输出启用访问时间允许快速交织
s
线性或交错突发模式配置模式不
注册负荷循环
s
快速页页移动或读 - 修改 - 写周期
片上高速缓存命中/小姐比较自动维护缓存
一致性，无需外部高速缓存控制
s
输出锁存使能允许扩展数据输出（ EDO ）的
更快的系统操作
s
隐预充电和刷新周期
s
写每比特选项（ DM2233 ）的奇偶校验和视频应用
s
扩展64ms的刷新周期为低待机功耗
s
低调300mil的44引脚TSOP -II封装
s
工业级温度范围选项
s
描述
增强记忆系统4Mb的EDRAM结合原始速度
以创新的架构，提供最佳性价比
对于电脑高性能的本地或主内存解决方案，
嵌入式控制系统。在大多数的高速应用，零状态等待
可以在不进行二次SRAM高速缓存来实现工作状态
高达100MHz的系统时钟速度没有交错或132MHz
双向交错。在EDRAM优于传统的SRAM
缓存加上DRAM或同步DRAM内存系统通过
最大限度地减少对初始等待状态读取（击中或错过），并通过消除
回写延迟。建筑的相似性与JEDEC的DRAM允许
单条内存控制器设计，支持任意速度慢JEDEC的DRAM
或高速EDRAMs 。以这种方式设计的系统，可以提供
一个简单的升级路径，以提高系统性能。
在512K ×8 EDRAM有一个控制和地址的接口
与增强4M ×1和1M ×4 EDRAM产品兼容
使不同的组织EDRAMs可以与支持
同一控制器的设计。在512K ×8 EDRAM实现
下面这可以在新的设计中支持额外的功能：
一个可选的同步突发模式为100MHz的突发传输
或132MHz双向交错突发传输。
s
可控输出锁存器提供了一个扩展的数据（ EDO ）
模式。
s
缓存大小从2Kbits增加到8Kbits 。该8Kbit缓存
为4个256 ×8的直接映射行寄存器。所有的行
寄存器可以不定时/ RE进行访问。
s
同时随机页写缓存，并从四个缓存中读取
网页可以快速页面到页面移动或读 - 修改 - 写周期。
s
架构
的EDRAM架构包括一个集成的SRAM高速缓冲存储器
其操作很象一个页面模式或静态列的DRAM 。
的EDRAM的SRAM高速缓存集成在DRAM阵列的
紧密耦合的行寄存器。在512K ×8 EDRAM共有四个
独立的DRAM内存的银行各有其256 ×8 SRAM
行登记。内存读取总是从缓存行寄存器发生
这些银行之一，所指定的列地址位一
8
AND A
9
工作原理图
/ CAL
BE
BM
0-2
COLUMN
地址
LATCH
和突发
控制
4 - 9位
比较
A
0
-A
9
列解码器
引脚配置
V
CC
/F
V
SS
DQ
0
V
CC
DQ
1
DQ
2
V
SS
DQ
3
QLE
V
CC
/G
DQ
4
V
SS
DQ
5
DQ
6
V
CC
DQ
7
V
SS
BM
0
BM
1
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
V
SS
W / R
/S
A
10
A
9
A
8
A
7
A
6
A
5
A
4
V
SS
/ RE
/ CAL
V
CC
A
3
A
2
A
1
A
0
/ WE
BE
BM
2
V
SS
4 - 256× 8高速缓存页
（行寄存器）
QLE
检测放大器
&栏写选择
/G
I / O
控制
和
数据
锁存器
行解码器
内存
ARRAY
(2048 X 256 X 8)
A
0
-A
10
4 - 最后行
阅读地址
锁存器
DQ
0
-DQ
7
/S
/ WE
ROW
地址
LATCH
/F
W / R
/ RE
行联系地址
和
刷新
控制
A
0
-A
9
刷新
计数器
V
CC
V
SS
此处所包含的信息如有更改，恕不另行通知。
加强储备，恕不另行通知，以更改或终止本产品的权利。
1996增强的内存系统公司，
1850 Ramtron的驱动器，科罗拉多斯普林斯，CO
80921
电话（ 719 ） 481-7000 ，传真：（ 719 ） 488-9095
38-2106-001
（银行选择） 。当内部比较器检测到的行
地址从任何四个DRAM中读取的最后一行匹配
银行（页面命中）时，只有SRAM的访问和数据可用
上的输出引脚中从列地址输入为12ns 。随后
当前页面内或任何其他三个活动页面读
（突发读取和随机读取）可以继续在为12ns周期时间。
当行地址不从任何读取的最后一行相匹配
四大DRAM银行（页面未命中） ，新的DRAM行
访问和加载到适当的SRAM行寄存器和
数据可输出引脚上的所有内排为30ns
启用。当前页面内或任何的后续读取
其他三活动页面（突发读取或随机读）可以
继续在为12ns的周期时间。无论是在读命中或读错过
操作中， EDRAM的挠性输出数据锁存器可用于
扩展数据输出时间，以使整个100Mbyte /秒
带宽可以使用。
因为读出从SRAM高速缓存中，DRAM预充电发生
可发生在突发读取。这消除了在预充电时间
进入一个新的延迟时所遭受的其他DRAM和SDRAM的
页。的EDRAM具有独立的片上刷新计数器和
专用刷新引脚，允许DRAM阵列被刷新
同时与高速缓存读操作（隐藏刷新） 。
期间EDRAM读访问时，数据可在被访问的任一
静态列或页面模式取决于的操作
/ CAL输入。如果/ CAL是高举，新的数据将与每个新访问
列地址（静态列模式）。如果/ CAL被拉低
在读访问中，列地址锁存和新数据
将不能被访问，直到两个列地址被改变并
/ CAL拉高（页面模式） 。专用输出使能（ / G）
与5ns的访问时间允许高速双向交错无
一个外部多路转换器。
内存写入张贴到输入数据锁存器，并指示
到DRAM阵列。在写命中，芯片上的地址比较
激活到SRAM高速缓冲存储器，以维持一个并行写入路径
一致性。随机或页面模式写能贴后的5ns
列地址和数据都可用。该EDRAM允许为12ns
页面模式的周期时间为写命中，写未命中。内存
写不影响高速缓存行寄存器的内容除外
在缓存命中。由于DRAM阵列可以被写入到SRAM中
速度下，就没有必要进行复杂的回写计划。
通过同时访问任何的EDRAM的四个活动读
页面和任何写网页，数据移动或读 - 修改 - 写周期
行间可以在网页模式下的速度来完成，而不
需要额外的/ RE周期。
突发内部突发地址计数器使能（ BE ）和
突发模式控制（ BM
0-2
）可以被用来促进所有流行
突发读取和写入序列。通过设置突发类型和包装
长带有专用控制引脚，突发模式是可以改变的
没有将模式寄存器中发现其他突发EDO加载循环
或SDRAM部分。作为一个例子，图形或视频应用程序可
来回切换4字英特尔猝发写序列之间
和整页读取线性无寄存器加载延迟。许多
其他灵活的连拍选项与这种形式的突发操作存在
控制权。如果爆裂是不希望的，它仅需要配合BE低。
四大银行的缓存架构
3银行
2银行
银行1
BANK 0
行地址锁存器
LAST
ROW
读
地址
LATCH
+ 9位
比较
RA
0-10
列地址锁存器
CA
0-7
1M阵列
1M阵列
1M阵列
1M阵列
D
0-7
A
0-10
数据在
LATCH
256 x 8
缓存
BANK 0
CA
0-7
256 x 8
缓存
银行1
256 x 8
缓存
2银行
256 x 8
缓存
3银行
CA
8
， CA
9
(0,0)
CA
8
， CA
9
(0,1)
(1,0)
(1,1)
1第4选择器
CAL
QLE
数据输出
LATCH
G
S
Q
0-7
3-2
EDRAM基本操作模式
最后一行的读地址锁存由行地址指定的银行
A
8-9
（ LRR结构：为每个内部DRAM存储一个9位的行地址锁存器
这是重载每个/ RE有效的读击中周期） 。如果行
地址相匹配的LRR结构，所请求的数据是已经在
SRAM高速缓存，没有DRAM内存引用启动。数据
由行和列地址指定可在输出
在时间t的更大的销
AC
或T
GQV
。由于没有DRAM活动
功能说明
发起/ RE可高后时间t所带来
RE1
和更短的
的EDRAM旨在提供最佳存储器
预充电时间，叔
RP1
，是必须的。内的任何其他位置
性能与高速微处理器。作为结果，它是
四个活动的缓存页面可能同时进行访问
能够进行同步操作的DRAM和
预充电提供新的列地址和列银行
中的eDRAM缓存的SRAM部分。此功能允许EDRAM选择位CA的复用地址输入。新数据
8-9
隐藏预充电和刷新操作过程中的读取和
可在时间t的输出
AC
每列地址变更后
通过写静态列模式中保持有效的高速缓存内容最大限度地提高命中率。在任何读周期， EDRAM可能
即使数据被写入到另一个存储器页的操作。这些
在静态列模式/ CAL =高或页面操作
新的能力，在结合更快基本DRAM和
与/ CAL模式时钟来锁存列地址。在页面
中的eDRAM缓存的速度，减少处理器的等待状态。
模式下，数据的有效时间由要么吨确定
AC
或T
CQV
.
通过集成的SRAM高速缓存行的寄存器中的DRAM的
阵列和保持片上的控制简单， EDRAM能够
提供优越的性能，而不会在任何显著增加
芯片尺寸比标准慢了4Mb的DRAM 。由于不需要
对于静态存储器和高速缓存控制器，系统成本，电路板空间，并
功率都可以降低。
在EDRAM操作模式下表指定。
打和术语小姐
在此数据表， “打”和“小姐”总是指漫无
任何包含在SRAM缓存行的四页数据的
寄存器。有四个高速缓存行的寄存器，一个用于每个
四家银行的DRAM 。这些寄存器由银行指定的
选择列地址位一
8
AND A
9
。这些高速缓存的内容
行的寄存器总是等于一个从读取的最后一行
四个内部DRAM银行（作为修改任何写命中
数据）。
行和列寻址
像普通的DRAM中， EDRAM要求的地址是
多路复用为行和列地址。不像其他
回忆， DM2223和DM2233允许四个读网页（ DRAM
重复的SRAM缓存页面）和一个写页面处于激活状态
在同一时间。以允许任何四个有源高速缓存页的要
快速访问，行地址位A
8-9
（ DRAM银行选择）
也重复列地址位A的
8-9
。这允许任何
缓存银行通过简单地改变列地址进行选择。
写行地址由行地址指定的
8-9
和写操作
当不同的列行选择启用被禁止。
DRAM读取小姐
一个DRAM读请求由时钟/ RE和W / R低启动
和/ F高。的EDRAM将比较新的行地址的
由行地址指定的银行LRR地址锁存器
8-9
（ LRR ：
的量是每个内部DRAM存储一个9位的行地址锁存器
重新装上的每个/ RE主动读缺失周期） 。如果该行地址
不匹配的LRR结构，所请求的数据不在高速缓冲存储器的SRAM
和一个新行是从DRAM中取出。该EDRAM将加载
新行的数据到SRAM高速缓冲和锁存更新的LRR结构。该
在指定的列地址数据可在输出引脚
在时间t越大
RAC
, t
AC
和叔
GQV
。 / RE可带来高
经过时间t
RE
因为新的行数据被安全地锁存到SRAM的
缓存。这允许EDRAM预充电DRAM阵列而
数据从SRAM中的高速缓存存取。在任何其他地点
四个高速缓存页的可通过提供新的列存取
地址和列存储区选择位CA
8-9
至复用
地址输入。新的数据是可用的输出在时间t
AC
后
每列地址变更静态列模式。在任何
读周期中， EDRAM可以是静态列进行操作
与/ CAL =高或页面模式/ CAL模式时钟锁存
列地址。在页模式中，数据有效时间由下式确定
要么吨
AC
或T
CQV
.
DRAM写入命中
DRAM读出击
一个DRAM的写入请求由时钟/ RE启动，而W / R ，
一个DRAM读请求由时钟/ RE和W / R低启动
和/ F高。的EDRAM将比较新的行地址的/ WE和/ F为高。该EDRAM将比较新行
EDRAM基本操作模式
功能
阅读命中
读未命中
写命中
写思念
内部刷新
低功耗待机
不允许的模式
/S
L
L
L
L
X
H
H
/ RE
↓
↓
↓
↓
↓
H
L
W / R
L
L
H
H
X
X
X
/F
H
H
H
H
L
X
H
A
0-10
行= LRR
ROW
≠
LRR
行= LRR
ROW
≠
LRR
X
X
X
1毫安待机电流
评论
没有DRAM参考，数据的缓存
DRAM行至高速缓存
写入DRAM和高速缓存，原文已启用
写入DRAM ，缓存未更新，原文已启用
H =高; L =低; X =无关;
↓
=高向低转换; LRR =最后行读
3-3
解决由行指定的银行LRR地址锁存器
地址
8-9
（ LRR结构：对于每个内部DRAM 9位行地址锁存
银行被重新加载每个/ RE有效的读击中周期） 。如果
行地址匹配LRR ，在EDRAM将数据写入到两个
DRAM页中指定的银行，其对应的SRAM高速缓存
同时要保持一致性。写入地址和数据
被张贴到DRAM只要列地址被锁存
自备/ CAL低和写数据是通过将/ WE低锁存。
写地址和数据可以在跌倒后很快锁定
中/ RE （T
RAH
+ t
ASC
为列地址和叔
DS
为数据） 。
在写突发或页写序列中，第二个写
数据可以张贴在时间t
RSW
后/ RE 。在随后的写操作
该页面可发生写周期时间t
PC
。在启用/ G和/ WE
残疾人，缓存读取而/ RE为操作可以执行
激活。这使得随机读取来自任何四个缓存页面
而随机写入，读 - 修改 - 写或写来验证当前
与写周期为12ns次页。执行内部存储器，用于─
内存传输， /我们可以拉低，同时/ G低锁存
读出的数据写入写帐寄存器。读/写传输
完成时，新的写入列地址是通过将锁存
/ CAL和/ WE低兼任。在任何写序列结束
（后/ CAL和/我们是带来了高和T
RE
纳） ， / RE可
被拉高至预充电的内存。读可以进行
从任何一个高速缓存页的同时预充电的通过提供
所需的列地址和列存储区选择位CA
8-9
to
复用地址输入。期间写入的序列，写入
不进行操作，除非/ CAL和/ WE低。作为
结果， / CAL输入可以被用作一个字节写在多芯片选择
系统。如果/ CAL没有时钟上写序列，内存将
执行/ RE只刷新到选定的行和数据将
保持不变。写操作被禁止进行任何写有一个
列地址的银行选择通过选择不同的银行
行地址。
预充电通过提供所需的列地址和列
区选择位CA
8-9
在多路地址输入。在写
序列，不执行写操作时，除非/ CAL和
/我们是低的。这样一来， / CAL可以作为一个字节写入选择
多芯片系统。如果/ CAL没有时钟上写序列中，
存储器将执行/ RE只刷新到选定的行和
数据将保持不变。写操作被禁止进行任何写
有一个列地址的银行选择银行不同
由行地址选择的。
/ RE无效操作
数据可以从任何四个的SRAM高速缓存页的读
无时钟/ RE 。此功能允许EDRAM执行
高速缓存预充电期间读操作和刷新周期来
减少等待状态。它仅需要选择/ S和/ G和
提供相应的列地址来读取数据，如图中的
在下表中。在这种操作模式下，高速缓冲存储器读取，可能会发生
从任何一个四页的所指定的列存储区选择位
CA
8-9
。要执行读取静态列模式下的高速缓存， / CAL举行
高，并在指定的列地址的高速缓存内容将是
在时间t时的有效
AC
地址后是稳定的。以执行读取在缓存
页模式， / CAL计时锁存列地址。
此选项允许外部逻辑来执行快速命中/缺失
比较，使得所需的行/列多路的时间
得以避免。
功能
缓存读取（静态列）
缓存读取（页面模式）
/S
L
L
/G
L
L
/ CAL
H
¤
A
0-9
阿霉素上校
阿霉素上校
EDO和输出锁存使能操作
在512K ×8 EDRAM具有输出锁存使能（ QLE ）的
DRAM写入小姐
甲DRAM的写入请求由时钟/ RE发起而W / R ， / WE ，可用于扩展数据输出有效时间。输出锁存器
和/ F为高。的EDRAM将新的行地址进行比较，以使能操作为示于下表中。
当QLE为低时，锁存器是透明的和EDRAM
由行地址指定的银行LRR地址锁存器
8-9
（ LRR ：
相同的操作以标准4M ×1和1M ×4 EDRAMs 。
的量是每个内部DRAM存储一个9位的行地址锁存器
当/ CAL是在高静态列模式下读取时， QLE输入
重新装上的每个/ RE主动读缺失周期） 。如果该行地址
不匹配的LRR结构，所述EDRAM将写数据只到DRAM可用于锁存输出到扩展数据输出有效时间。
QLE可以保持在页面模式读取高。在这种情况下，数据
在合适的库页面和当前的高速缓存中的内容是
未修饰的。写入地址和数据被张贴到DRAM作为
输出锁存，同时/ CAL高，开的时候/ CAL不高。
一旦该列地址是通过将/ CAL低，锁存
写数据是通过把/ WE低锁存。写入地址和数据
QLE
/ CAL
评论
可以的/ RE （T倒台后很快锁定
RAH
+ t
ASC
对于
L
X
输出透明
列地址和T
DS
为数据） 。在写入脉冲串或任何
页写操作，第二个写数据可以张贴在时间
¤
H
输出锁存当QLE = H （静态列）
t
RSW
后/ RE 。可能出现的页面中的后续写入
写周期时间t
PC
。与/ G启用和/ WE禁用，缓存读取
H
¤
输出继电器锁定在/ CAL = H （页面模式）
而/ RE被激活的操作可被执行。这使得
从任何四个缓存页面和随机随机读取访问
当输出数据被锁存和/ S变为高电平时，数据不走
写入当前写入页面为12ns的周期时间。执行
内部存储器到存储器的传输， /我们可以把低而高阻抗，直到/ G被禁止或任QLE或/ CAL变为低电平解锁
/ G是低到锁存器读出的数据写入写帐寄存器。该
数据。
读/写传送完成时，新的写入列地址
突发模式工作
通过将/ CAL低的同时/ WE锁定。在结束时
突发模式提供了高速的简便方法
任何写操作（后/ CAL和/我们是带来了高和T
RE
is
满意） ， / RE ，可带来较高的预充电的内存。读出顺序读出或写入数据。进入突发模式，
起始地址，一个脉冲串启动信号（BE）和突发模式
可以从任何一个高速缓存页的与同时执行
3-4
信息（ BM
0-2
）所示的下表中必须是
提供的。随机访问使用外部地址或新的突发
一个脉冲串序列结束后的序列可被执行。
要启动突发周期， BE ，必须拉高之前
掉落/ CAL边缘。在/ CAL中， EDRAM锁存下降沿
起始地址和突发模式引脚的状态（ BM
0-2
)
它定义脉冲串的类型和包裹长度。一旦爆裂
程序已经启动，内部地址计数器递增
每低的/ CAL高的转变。连拍模式被终止
时立即要么变低或/ S变高（ / S切不可
走高，而/ RE为低） 。突发模式必须之前被终止
随后的色同步信号序列可以被启动。此外，状况
地址计数器的是不确定的下列一阵
终止并必须重新装载用于随后的脉冲串操作。
猝发读操作可以从任何四个高速缓存页的和进行
与/可能会出现RE无论有效或无效。如同所有的写操作，
然而，突发写入操作可能只进行到当前活动的
写入页（由行地址所定义的） ，同时/ RE是活动的。
突发模式可以具有或不具有输出用于锁存使能
操作。如果不使用突发模式，BE和BM
0-2
可绑
地禁用Burst功能。
写每比特操作
该DM2233版512KB ×8的eDRAM提供了一个写per-
位功能，它允许单一比特的记忆是有选择
写不改变在同一个字的其它位。此功能
可以是用于实现奇偶校验或在视频掩蔽数据有用
图形应用程序。该位将被写入由位决定
其被放置在I / O数据引脚DQ掩模数据字
0-7
之前
时钟/ RE 。在掩模数据的逻辑1位选择的位是
写的。一旦掩模是由/ RE低过渡锁定，
掩模数据被删除并写入数据，可以放置在数据总线。
掩模只指定在/ RE过渡。在页面模式
猝发写操作中，同样的掩模被用于所有的写操作。
内部刷新
如果/ F是上/ RE ，内部刷新的断言有效（低电平）
执行周期。这个周期刷新由供给的行地址
内部的刷新计数器。此计数增加在最后
的周期中，准备在下一次/女刷新周期。至少
1024 /女周期必须执行每64毫秒。 /女刷新周期可以
被隐藏，因为高速缓存可以在列读
在整个/女周期的地址控制。 /女周期是
只有活动周期期间/ S可以被禁用。
/ CAL前/ RE刷新（ “ / CAS前/ RAS ” ）
/ CAL前/ RE刷新，一个特殊的内部刷新的情况下，是
在“减少引脚数操作”一节中讨论。
/ RE只刷新操作
虽然使用内部刷新计数器/女刷新是
EDRAM刷新推荐的方法， / RE只刷新可能
用外部提供的行地址来执行。 / RE刷新
通过执行一个执行
写周期
（W / R与/ F为高）
其中/ CAL计时。这是必要的，以使当前
高速缓存内容和LRR结构不被刷新操作进行修改。
地址A的所有组合
0-9
必须测序每64毫秒
刷新周期。一
10
并不需要被循环。阅读更新周期
是不允许的，因为一个DRAM刷新周期时，不会发生
读刷新地址相匹配的LRR地址锁存器。
低功耗模式
该EDRAM进入低功耗模式下，当/ S高。在这
模式下，内部DRAM电路断电，以减少
待机至1mA的电流。
初始化周期
/ A最低的八重活动的初始化周期（读，写，
或刷新）要求之前正常运行的保证。
下面这些初创周期，两个读周期，以不同的行
地址必须为每四个内部银行进行
DRAM初始化内部缓存逻辑。行地址比特的
8
和
A
9
定义了四个内部DRAM银行。
不允许的模式
读，写，或/ RE只刷新操作不能被执行
通过时钟/ RE时/ S是高未选择的记忆库。
简化管脚数操作
虽然希望使用所有EDRAM控制管脚，以优化
系统的性能，该接口向EDRAM可以简化为
无论是通过捆绑引脚到地减少控制线的数量或
捆扎的一个或多个控制输入端连接在一起。在/ S输入可连接到
EDRAM突发模式
BM
2,1,0
0-0-0
0-0-1
突发类型
线性
线性
保鲜膜长度
2
4
地址序列
0-1
1-0
0-1-2-3
1-2-3-0
2-3-0-1
3-0-1-2
0-1-2-3-4-5-6-7
1-2-3-4-5-6-7-0
2-3-4-5-6-7-0-1
3-4-5-6-7-0-1-2
4-5-6-7-0-1-2-3
5-6-7-0-1-2-3-4
6-7-0-1-2-3-4-5
7-0-1-2-3-4-5-6
(B)(S),(B)(S+1),…
(B)(255),(B)(0),…
0-1
1-0
0-1-2-3
1-0-3-2
2-3-0-1
3-2-1-0
0-1-2-3-4-5-6-7
1-0-3-2-5-4-7-6
2-3-0-1-6-7-4-5
3-2-1-0-7-6-5-4
4-5-6-7-0-1-2-3
5-4-7-6-1-0-3-2
6-7-4-5-2-3-0-1
7-6-5-4-3-2-1-0
(B)(S),(B)(S+1),…
(B)(255),(B+1)(0),…
0-1-0
线性
8
0-1-1
1-0-0
1-0-1
线性
交错
（炒）
交错
（炒）
整页
2
4
1-1-0
交错
（炒）
8
1-1-1
注意事项：
线性
所有页面
A） B =银行地址，S =起始列地址;
b）对于BM
2,1,0
= 111 ，卷绕长度是1024个8位字带256的8位字
对于每四个高速缓存块。在读取或写入序列中，
地址数量将从银行列地址256后切换到银行。
写操作，但是，将只在内部产生的发生
银行地址A
8
AND A
9
匹配的行地址
8
AND A
9
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