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增强

特点

内存系统公司

DM2203 / 2213 EDO的Multibank EDRAM

512KB ×8增强的动态RAM

产品speci fi cation

8Kbit SRAM高速缓存内存为12ns随机读取在四

活动页面（缓存的Multibank ）

为30ns的访问任何新页快速的4Mbit DRAM阵列

写张贴注册为12ns随机写入和突发写入

在一个页面（点击或小姐）

为5ns输出启用访问时间允许快速交织

256字节宽的DRAM SRAM总线为14.2千兆字节/秒高速缓存填充

片上高速缓存命中/小姐比较保持缓存一致性

无需外部高速缓存控制

片内页一击引脚输出状态命中/小姐比较来

简化控制

输出锁存使能允许扩展数据输出（ EDO ）的

更快的系统操作

隐预充电的周期

隐藏的更新周期

写每比特选项（ DM2213 ）的奇偶校验和视频应用

扩展64ms的刷新周期为低待机功耗

标准CMOS / TTL兼容的I / O级别和+5伏电源

低调300mil的44引脚TSOP -II封装

工业级温度范围选项

描述

增强记忆系统4Mb的EDRAM结合生

速度与创新架构，以提供最佳的成本

在高性能的本地或主内存性能的解决方案

计算机和嵌入式控制系统。在最高速

应用程序，可以在不实现零等待状态操作

系统时钟二级高速缓存SRAM速度高达83MHz的

没有交错或132MHz双向交错。该

EDRAM优于传统的SRAM高速缓存加上DRAM或

通过减少等待状态的同步DRAM内存系统

最初读（击中或错过），并通过消除回写延迟。

建筑的相似性与JEDEC的DRAM允许一个单一的存储

控制器设计，支持任意速度慢JEDEC DRAM或高速

EDRAMs 。以此方式设计的一种系统，可提供一种简单的

升级到更高的系统性能。

的512K ×8 EDRAM具有相同的控制与地址接口

增强型的4M ×1和1M ×4 EDRAM产品，使EDRAMs

不同的组织可以用同一个控制器来支持

设计。的512K ×8 EDRAM实现了以下附加

该功能可以在新设计的支持：

可控输出锁存器提供了一个扩展数据输出（ EDO ）

模式。

缓存大小从2Kbits增加到8Kbits 。该8Kbit缓存

为4个256 ×8的直接映射行寄存器。

一击中的引脚提供时一击，告诉了内存控制器

发生的片上高速缓存行寄存器中的一个。

架构

该EDRAM架构有一个简单的集成的SRAM高速缓存

这使得它能够操作很像一个页模式或静态列

DRAM 。

工作原理图

/ CAL

COLUMN

地址

LATCH

/ HIT

- A

列解码器

引脚配置

QLE

W / R

/ RE

/ CAL

/ WE

/ HIT

4 - 9位

比较

4 - 256× 8高速缓存页

（行寄存器）

QLE

检测放大器

&栏写选择

I / O

控制

和

数据

锁存器

行解码器

内存

ARRAY

(2048 X 256 X 8)

- A

4 - 最后行

阅读地址

锁存器

- DQ

/ WE

ROW

地址

LATCH

W / R

/ RE

行联系地址

和

刷新

控制

- A

刷新

计数器

此处所包含的信息如有更改，恕不另行通知。

加强储备，恕不另行通知，以更改或终止本产品的权利。

1996增强的内存系统公司

1850 Ramtron的驱动器，科罗拉多斯普林斯，CO

电话

（ 800 ） 545 -DRAM ;

传真

（ 719 ） 488-9095 ; http://www.csn.net/ramtron/enhanced

80921

38-2105-001

的EDRAM的SRAM高速缓存集成在DRAM阵列

作为紧密耦合的行寄存器。在512K ×8 EDRAM共拥有

四个独立的DRAM存储器组每个都有自己的256 ×8个

SRAM行寄存器。内存读取总是从缓存中发生

这些银行的一个排的寄存器所指定的行地址位

AND A

（银行选择）。当内部比较器检测到

该行地址从任何四个读最后一行匹配

DRAM库（页面命中）， SRAM的访问和数据可用

上的输出引脚中从列地址输入为12ns 。在/ HIT

页面击中表示，以DRAM控制期间被拉低

逻辑数据可用早。内页以后的读取

（突发读取和随机读取）可以继续在为12ns周期时间。

当行地址不从任何读取的最后一行相匹配

四大DRAM银行（页面未命中），新的DRAM行

访问和加载到适当的SRAM行寄存器和

数据可输出引脚上的所有内排为30ns

启用。在这种情况下， / HIT引脚被驱动为高，以表示对

控制逻辑，数据是可用的版本。在随后的读取

页面（突发读取或随机读取）可以继续在周期为12ns

时间。期间，无论是阅读还是打小姐读操作，用户

可控片上输出数据锁存器可用于扩展数据

输出时间，让使用全83Mbyte /秒的带宽。

因为读出从SRAM高速缓存中，DRAM预充电发生

可发生在突发读取。这消除了在预充电时间

进入一个新的延迟时所遭受的其他DRAM和SDRAM的

页。的EDRAM具有独立的片上刷新计数器和

专用的刷新控制引脚允许DRAM阵列是

刷新的同时缓存读取操作（隐藏刷新）。

期间EDRAM读访问时，数据可在被访问的任一

静态列或页面模式取决于的操作

/ CAL输入。如果/ CAL是高举，新的数据将与每个新访问

列地址（静态列模式）。如果/ CAL被拉低

在读访问中，列地址锁存和新数据

将不能被访问，直到两个列地址被改变并

/ CAL拉高（页面模式）。专用输出使能（ / G）

与5ns的访问时间允许高速双向交错无

一个外部多路转换器。

内存写入张贴到输入数据锁存器，并指示

到DRAM阵列。在写命中，芯片上地址

比较器激活到SRAM高速缓存到一个并行写入路径

保持一致性。随机或页面模式写能贴

可列地址后为5ns和数据。在EDRAM

允许为12ns页面模式的周期时间为写命中，写

未命中。存储器的写操作不影响高速缓存行的内容

四大银行的缓存架构

3银行

2银行

银行1

BANK 0

/ HIT

行地址锁存器

LAST

ROW

读

地址

LATCH

+ 9位

比较

0-10

列地址锁存器

0-7

1M阵列

0-7

0-10

数据在

LATCH

256 x 8

缓存

BANK 0

0-7

256 x 8

缓存

银行1

256 x 8

缓存

2银行

256 x 8

缓存

3银行

(0,0)

， RA

(0,1)

(1,0)

(1,1)

1第4选择器

CAL

QLE

数据输出

LATCH

0-7

2-36

注册除了在缓存命中。由于DRAM阵列可以是

写入到在SRAM中的速度，就没有必要进行复杂的回写

计划。

通过集成的SRAM高速缓存行的寄存器中的DRAM的

阵列和保持片上的控制简单， EDRAM能够

提供卓越的性能比标准慢了4Mb的DRAM 。

通过省去了静态存储器和高速缓存控制器，系统

成本，电路板空间和功耗都可以降低。

DRAM读取小姐

一个DRAM读请求由时钟/ RE和W / R低启动

和/ F高。的EDRAM将比较新的行地址的

由行地址位指定的银行LRR地址锁存器

8-9

（ LRR结构：为每个内部DRAM存储一个9位的行地址锁存器

这是重载每个/ RE有效的读击中周期）。如果行

地址不匹配的LRR结构，被请求的数据不是存储在SRAM

高速缓存和一个新行是从DRAM中取出。在EDRAM会

加载新的行数据到SRAM高速缓存和更新的LRR

锁存器。在指定的列地址的数据可在

输出引脚在时间t越大

RAC

, t

和叔

GQV

。在/ HIT

输出在时间t被驱动为高

/ RE后表示不再

EDRAM基本操作模式

访问时间到外部控制逻辑。 / RE可带来高

在EDRAM操作模式下表指定。经过时间t ，因为新的行数据被安全地锁存到SRAM的

缓存。这允许EDRAM预充电DRAM阵列而

打和术语小姐

在此数据表， “打”和“小姐”通常是指从SRAM高速缓存访问的漫无数据。内的其他位置

当前活动的页可以通过提供新的列存取

任何包含在SRAM缓存行的四页数据的

地址多路地址输入。新的数据是可用的

寄存器。有四个高速缓存行的寄存器，一个用于每个

在时刻t的输出

在静态每一列地址变更后

四家银行的DRAM 。这些寄存器由银行指定的

选择行地址比特的

AND A

。这些高速缓存行的列模式的内容。在任何读周期，有可能在操作

寄存器总是等于一个从每一个静态列模式与/ CAL =高或页面模式与/ CAL读取的最后一行

时钟来锁存列地址。在页模式下，数据的有效时间

四个内部DRAM的银行（如修改任何写命中的数据）。由或t和t来确定。

CQV

DRAM读出击

DRAM写入命中

一个DRAM读请求由时钟/ RE和W / R低启动

一个DRAM的写入请求由时钟/ RE启动，而W / R ，

和/ F高。该EDRAM将在新的行地址比作/ CAL ， / WE和/ F为高。该EDRAM将比较新行

最后一行的读地址锁存由行地址指定的银行

解决由行指定的银行LRR地址锁存器

比特的

8-9

（ LRR结构：对于每个内部DRAM 9位行地址锁存

地址比特的

8-9

（ LRR结构：为每个内部一个9位的行地址锁存器

银行被重新加载每个/ RE有效的读击中周期）。如果是重载每个/ RE读取活跃周期小姐的DRAM银行）。

行地址相匹配的LRR结构，所请求的数据已经存在于如果该行的地址相匹配的LRR结构中， EDRAM将数据写入到

SRAM高速缓存，没有DRAM内存引用启动。在适当的银行，其对应的数据无论是DRAM页

由行和列地址指定可在输出的SRAM高速缓存同时要保持相干性。写

在时间t的更大的销

或T

GQV

。在/ HIT输出驱动

地址和数据被立即张贴到DRAM作为列

低在时间t

后/ RE ，以指示较短的存取时间对

地址是通过将/ CAL低锁存，并写入数据被锁存

外部控制逻辑。由于没有DRAM活动启动， / RE可以通过将/ WE低（均/ CAL和/我们必须高度时，

的EDRAM旨在提供最佳存储器

性能与高速微处理器。作为结果，它是

能够进行同步操作的DRAM和

中的eDRAM缓存的SRAM部分。此功能允许EDRAM

隐藏预充电和刷新操作过程中的读取和

通过写入过程中保持页面缓存内容最大化的命中率

即使数据被写入到另一个存储器页的操作。这些

能力，在结合更快基本DRAM和高速缓存

速度下的eDRAM ，最大限度地减少处理器的等待状态。

功能说明

经过时间t所带来的高

RE1

和更短的预充电时间，叔

RP1

是必须的。当前活动页面中的其他位置

可以同时与预充电通过提供新的访问

列地址的多路地址输入。新数据

可在时间t的输出

每列地址变更后

在静态列模式。在任何读周期，所以能够

工作在静态列模式/ CAL =高或页面

与/ CAL模式时钟来锁存列地址。在页面

模式下，数据的有效时间由要么吨确定

和T

CQV

EDRAM基本操作模式

功能

阅读命中

读未命中

写命中

写思念

内部刷新

低功耗待机

不允许的模式

/ RE

↓

W / R

0-10

行= LRR

ROW

≠

LRR

行= LRR

ROW

≠

LRR

1毫安待机电流

没有DRAM参考，数据的缓存

DRAM行至高速缓存

写入DRAM和高速缓存，原文已启用

写入DRAM ，缓存未更新，读取残疾人

H =高; L =低; X =无关; =高向低转换; LRR =最后行读

2-37

开始写入周期与/ RE的下降沿）。写

地址和数据可以非常迅速的/ RE倒台后锁存

RAH

+ t

ASC

为列地址和叔

为数据）。在一

写突发序列中，第二个写数据可以张贴在时间

RSW

后/ RE 。可发生写一个页面内后续写入

周期时间

。在启用/ G和/ WE禁用，读取操作

而/ RE是在写入命中模式激活可被执行。这

允许读 - 修改 - 写，写，校验，或随机读写

同为12ns的周期时间的页面内的序列。在写入命中

序列中， / HIT输出被拉低。在任何写操作的结束

序列（后/ CAL和/我们是带来了高和T

纳）

/ RE ，可带来较高的预充电的内存。缓存中读取即可

与预充电同时进行（见“/ RE无效

操作“ ）。当/ RE处于非活动状态，缓存读取会从

在过去/ RE活性读周期存取的页面。在写

序列，不执行写操作时，除非/ CAL和

/我们是低的。其结果是，在/ CAL输入可以用作一个字节写

选择在多芯片系统。

DRAM写入小姐

一个DRAM的写入请求由时钟/ RE启动，而W / R ，

/ CAL ， / WE和/ F为高。该EDRAM将比较新行

地址为行指定的银行LRR地址锁存器

地址比特的

8-9

（ LRR结构：为每个内部一个9位的行地址锁存器

这是重载每个/ RE读取活跃周期小姐DRAM银行）。

如果行地址不匹配任何个LRR时， EDRAM会

在相应的存储区和所述数据写入到DRAM页

当前的高速缓存的内容不被修改。写地址和

数据被张贴到DRAM只要列地址是

通过使/ CAL低锁存和写数据由锁存

自备/ WE低（均/ CAL和/我们要启动的时候要高

在写入周期与/ RE的下降沿）。写地址和

数据可以非常迅速的/ RE （吨后回落被锁定

RAH

+ t

ASC

为

列地址和叔

为数据）。在写入脉冲串

序列，所述第二写数据能贴在时间t

RSW

后

/ RE 。在页面内写入后续可能发生的写周期

时间T

。在写怀念序列中， / HIT输出驱动

高，缓存读取被禁止，输出缓冲器被禁用

（独立/ G ），直到时间t

WRR

后/ RE为高电平。在最后

一个写序列（后/ CAL和/我们是带来了高和T

满意）， / RE ，可带来较高的预充电的内存。缓存

读操作可以同时用预充电（见“/ RE进行

非活动操作“ ）。当/ RE处于非活动状态，缓存读取意志

从发生在过去的/ RE活跃的读周期访问该页面。

在写序列，不进行写操作，除非

无论/ CAL和/ WE低。其结果是， / CAL可作为一个字节

写在多芯片系统中进行选择。

能够快速命中/缺失比较。在这种情况下，控制器可以

避免对命中执行行/列多路所需的时间

周期。

功能

缓存读取（静态列）

缓存读取（页面模式）

/ CAL

0-7

阿霉素上校

EDO模式和输出锁存使能操作

该QLE和/ CAL输入可以用来创建扩展的数据

输出（ EDO ）计时模式中的静态列或页面模式。

的512K ×8 EDRAM具有输出锁存使能（ QLE ），可以是

用于扩展数据输出有效时间。输出锁存使能

操作为示于下表中。

当QLE为低时，锁存器是透明的和EDRAM

相同的操作以标准4M ×1和1M ×4 EDRAMs 。

当/ CAL是在高静态列模式下读取时， QLE输入

可用于锁存输出到扩展数据输出有效时间。

QLE可以保持在页面模式读取高。在这种情况下，该

数据输出锁存时/ CAL高，开的时候/ CAL是

不高。

QLE

/ CAL

输出透明

输出锁存当QLE = H （静态列EDO ）

输出锁存当/ CAL = H （页面模式EDO ）

当输出数据被锁存和/ S变为高电平时，数据不走

高阻直至/ G被禁止或任QLE或/ CAL变为低电平解锁

数据。

/ RE无效操作

数据可以被从SRAM高速缓存中读取，而不时钟/ RE 。

此功能允许EDRAM进行缓存读取

在预充电和刷新周期操作，以减少等待

状态。它仅需要选择/ S和/ G和提供

如表中所示相应的列地址来读取数据

下文。在这种操作模式下，高速缓存的读操作将发生从

在过去/ RE活性读周期存取的页面。执行

读取静态列模式的高速缓存， / CAL被保持较高，并且

在指定的列地址缓存内容将在时间有效

地址后是稳定的。以执行读取在页面模式下的高速缓存中，

/ CAL的时钟来锁存列地址。当/ RE是不活动的，

命中销没有被驱动并处于高阻抗状态。

该选项是可取的，当外部控制逻辑是

写每比特操作

该DM2213版512KB ×8的eDRAM提供有写

每比特的能力，它允许单一比特的记忆是

有选择地写不改变在同一个字的其它位。这

能力可以是用于在执行校验或掩蔽数据有用

视频图形应用。该位将被写入被确定

通过被放置在I / O数据引脚DQ的一个位掩码数据字

0-7

之前，时钟/ RE 。在掩模数据的逻辑1位选择

位被写入。一旦掩模通过/ RE ，掩模锁存

数据被删除并写入数据，可以放置在数据总线。该

面膜是只能在指定的/ RE过渡。在页面模式

猝发写操作中，同样的掩模被用于所有的写

操作。

内部刷新

如果/ F是上/ RE ，内部刷新的断言有效（低电平）

执行周期。这个周期刷新由供给的行地址

内部的刷新计数器。此计数增加在最后

的周期中，准备在下一次/女刷新周期。至少

1024 /女周期必须执行每64毫秒。 /女刷新周期可以

被隐藏，因为高速缓存可以在列读

在整个/女周期的地址控制。 /女周期是

只有活动的周期在哪里/ S可以被禁用。

/ CAL前/ RE刷新（ “ / CAS前/ RAS ” ）

/ CAL前/ RE刷新，一个特殊的内部刷新的情况下，是

在“减少引脚数操作”一节中讨论。

2-38

/ RE只刷新操作

虽然使用内部刷新计数器/女刷新是

EDRAM刷新推荐的方法， / RE只刷新可能

用外部提供的行地址来执行。 / RE

刷新是通过执行执行

写周期

（ W / R ， / G和/女

高），其中/ CAL计时。这是必要的，以使

当前的高速缓存内容和LRR结构不被刷新改性

操作。地址A的所有组合

0-9

必须测序

每64ms的刷新周期。一

并不需要被循环。读

刷新周期不准，因为DRAM刷新周期不

当读取刷新地址的LRR地址匹配不会发生

锁存器。

低功耗模式

该EDRAM进入低功耗模式下，当/ S高。在这

模式下，内部DRAM电路断电，以减少

待机至1mA的电流。

初始化周期

/ A最低的八重活动的初始化周期（读，

写或刷新）前都要求正常运行

保证。下面这些初创周期，两个读周期来

不同的行地址必须为每个4来进行

DRAM的内部银行，以初始化内部缓存逻辑。排

地址比特的

AND A

定义了四个内部DRAM银行。

不允许的模式

读，写，或/ RE只刷新操作必须不

通过时钟/ RE时/ S是执行以非选择的存储器银行

高。

简化管脚数操作

虽然希望使用所有EDRAM控制引脚

优化系统性能，该接口向EDRAM可以是

简化，降低的控制线的数量由任一捆扎销

到地或通过捆绑一个或多个控制输入端连接在一起。在/ S

输入可连接到地，如果在低功率待机模式中是不

所需。该QLE输入可以连接到低电平，如果输出锁存不

需要，也可以将其绑高，如果“扩展数据输出” （超页

模式）是必需的。在/ HIT输出引脚是没有必要的设备

操作。在/ CAL和/女引脚可以连在一起，如果隐藏刷新

不是必需的操作。在这种情况下，一个CBR刷新（ / CAL前

/ RE）可以通过按住组合输入前低执行

/ RE 。甲CBR刷新不需要一个行地址被提供

当/ RE为有效。定时是相同的/女刷新周期

时序。在/ WE输入可连接到/ CAL ，如果独立发布

在写操作中不需要的列地址和数据。

在此情况下，两个列地址和写入数据将被锁存

在写入的组合输入。将W / R和/ G输入端可以连

一起，如果读出在写入命中周期不是必须的。如果这些

技术被使用时， EDRAM将只需要3条控制线

对操作（ / RE ， / CAS [组合/ CAL ， / F和/ WE ] ，和W / R

[组合W / R和/ G ]）。简化的控制接口仍允许

快速页面的读/写周期时间，快速的随机读/写次数，

和隐藏预充电功能，可与EDRAM 。

操作/ RE ，可以带来高一旦数据被加载到

缓存以便早期预充电。

引脚说明

/ RE - 行启动

此输入用于启动DRAM读操作和写操作

和锁存的行地址。它不需要时钟/ RE读取

从目前大多数读取SRAM行寄存器数据。在读

/ CAL - 列地址锁存器

此输入用于锁存列地址和在

与/ WE组合来触发写操作。当/ CAL是

高，列地址锁存器是透明的。当/ CAL

过渡较低，锁存地址，而现在/ CAL高。

/ CAL可以当/ RE为低或高的切换。然而， / CAL必须

期间/ RE ，除了FOR / F高至低跳变高

刷新周期。如果QLE高在读， / CAL将保存数据

输出，直到它变为低电平。

W / R - 写/读

这个输入连同/ F指定的DRAM操作的类型

发起对/ RE的下降缘。当/ F为高，W / R

指定任一写（逻辑高电平）或读操作（逻辑低电平）。

/的F - 刷新

该输入将使用启动DRAM刷新操作

内部刷新计数器作为地址源时/ F是低的

中/ RE下降缘。

/ WE - 写使能

此输入控制写入数据的输入数据的锁存

销。开始写操作时，无论/ CAL和/ WE ARE

低。

/ G - 输出使能

此输入控制读取数据的选通到输出数据

在读操作期间的引脚。

/ S - 片选

此输入用于接通电源的I / O和时钟电路。

当/ S为高电平时， EDRAM保持在它的低功率模式。 / S

必须在整个读或写操作仍然有效。与

异常/女的刷新周期， / RE不应该当计时/ S

处于非活动状态。

0-7

- 数据输入/输出

这些双向数据引脚用于读取和写入数据

在EDRAM 。在DM2213写每比特的内存，这些引脚

也被用于指定在写入操作期间所使用的位掩码。

0-10

- 复用地址

这些输入被用于指定的行和列

在EDRAM数据的地址。 11位行地址锁存

的/ RE的下降沿。 8位的列地址可被指定

在其他任何时间，从SRAM缓存或选择读取数据

在写周期中指定写入列地址。

QLE - 输出锁存使能

这使得输入输出锁存器。当QLE低，

输出锁存器是透明的。数据被锁存当两个/ CAL和

QLE高。这使得输出数据期间被扩展或者

静态列或页面模式读取周期。

/ HIT - 打销

此输出引脚将在/驱动RE有效的读或写

周期，以表示该周期的命中/未命中状态。

电源

这些输入被连接到5伏的电源。

地

这些输入端被连接到电源地线

连接。

2-39