DAC5688
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SLLS880B - 2007年12月 - 修订2010年5月
引脚功能
针
名字
AVDD
BIASJ
CLK2
CLK2C
CLKO_CLK1
LOCK_ CLK1C
CLKVDD
号
51, 54,
55, 59,
62
57
2
3
25
26
1
I / O
描述
I
O
I
I
I / O
I / O
I
模拟电源电压。 （ 3.3V ）
满量程输出电流偏置。对于20mA满量程输出电流，连接960
电阻到GND 。
随着时钟倍频PLL使能，CLK2提供了较低频率的参考时钟。如果PLL被禁用， CLK2
直接提供时钟DAC达800 MHz 。
补充CLK2输入。
在双时钟模式，提供了较低频率的输入时钟（ CLK1 ） 。 （可选）提供时钟（ CLKO）输出数据
总线。内部上拉下来。
如果配置为差分输入互补CLK1信号。在PLL模式下，可选择输出PLL锁定状态。国内
下拉。
内部时钟缓冲器的电源电压。 （ 1.8V ）
因此建议以隔离从DVDD此供应。
A-通道数据位0到15 。
DA15是最显著数据位（MSB） - 销7
DA0是最显著的数据位（ LSB ） - 24针
内部上拉下来。总线的顺序可以通过CONFIG4逆转
REVA
位。
B信道数据位从0到15 。
DB15是最显著数据位（MSB） - 销43
DB0是最显著的数据位（ LSB ） - 27针
内部上拉下来。总线的顺序可以通过CONFIG4逆转
revb
位。
数字供电电压。 （ 1.8V ）
为了获得最佳性能，建议从所有其它1.8V电源隔离销10和39 。
作为外部参考输入时禁用内部基准（即EXTLO连接到AVDD ） 。用作内部
基准输出时EXTLO = GND ，需要一个0.1μF的去耦电容到地参考输出时
连接至GND内部参考， AVDD或外部参考。
引脚4和位于QFN封装底部的散热焊盘的理由AVDD ， DVDD和IOVDD用品。
A通道DAC电流输出。偏移二进制数据0×0000在DAC的输入将导致在满量程电流模式
水槽和在IOUTA1销的至少正电压。类似地，为0xFFFF数据输入产生一个0毫安电流吸收器和
在IOUTA1销最正电压。在单个DAC模式下，输出仅出现在IOUTA1 / A2对。
A通道DAC互补电流输出。该IOUTA2具有上述IOUTA1的相对行为。
0x0000的结果在一个0毫安水槽的输入数据值，并在IOUTA2销最正电压。
B通道DAC电流输出。请参阅IOUTA1说明上方。
B通道DAC互补电流输出。请参阅IOUTA2说明上方。
3.3V的电源电压为所有数字I / O 。注：该电源输入应保持在3.3V无论是1.8V或3.3V的
选择数字输入通过CONFIG26开关阈值
io_1p8_3p3.
PLL环路滤波器的连接。如果不使用时钟倍频PLL ，离开LPF引脚开路。集
pll_sleep
并明确
PLL_ENA
控制位，可降低功耗。
可选的SYNC输入，内部时钟分频器， FIFO ， NCO和QMC块。内部上拉下来。
复位时，该芯片的低。内部上拉。
串行接口的时钟。内部上拉下来。
低电平有效的串行数据使能，总是输入到DAC5688 。内部上拉。
双向的3引脚模式下，串行数据（默认值） 。在4-pin的接口模式（ CONFIG5
sif4),
起SDIO端子仅是输入。
内部上拉下来。
在4-pin的模式单向串行接口数据（ CONFIG5
sif4).
SDO引脚为三态的3针接口模式
（默认值） 。内部上拉下来。
发送使能输入。内部上拉下来。 TxEnable位置有两个目的。在所有模式中， TxEnable位置要高的
启用数据到DAC 。当TxEnable位置是低的，数字逻辑部分被强制为全0 ，任何输入数据是
忽略不计。在交错的数据模式， TxEnable位置可用于将数据的第一个同步信道A和B.
A-通道样品应与TxEnable位置的上升沿对齐。
数字供电电压。 （ 1.8V ），该电源引脚也可用于工厂熔丝编程。
连接到DVDD引脚
正常操作。
DA[15..0]
7, 8,
11–24
I
DB[15..0]
40–43,
27–38
10, 39,
50, 63
56
58
4,
热
PAD
52
I
DVDD
ExtIO的
EXTLO
GND
I
I / O
O
I
IOUTA1
O
IOUTA2
IOUTB1
IOUTB2
IOVDD
LPF
SYNC
RESETB
SCLK
SDENB
SDIO
SDO
53
61
60
9
64
5
49
47
48
46
45
O
O
O
I
I
I
I
I
I
I / O
O
TxEnable位置
6
I
VFUSE
44
I
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