【DAC5687www.ti.comSLWS164E - 2005年2月 - 修订2006年9月16 】,IC型号DAC5687IPZPRG4,DAC5687IPZPRG4 PDF资料,DAC5687IPZPRG4经销商,ic,电子元器件-51电子网

DAC5687

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SLWS164E - 2005年2月 - 修订2006年9月

16 - BIT ， 500 MSPS 2 × -8 ×插双通道

数位类比转换器（ DAC ）

特点

500 MSPS

可选2 × -8 ×插值

片上PLL / VCO时钟倍频器

全IQ补偿，包括偏移，增益，

和相

灵活的输入选项：

- FIFO中锁存外部或内部

时钟

- 偶/奇多路复用输入

- 单端口复用的输入

复杂的调音台，配32位NCO

固定频率混频器使用f

/ 4和f

1.8 V或3.3 V的I / O电压

片内1.2 V参考

差分输出可扩展性：2 mA至20 mA

引脚兼容于DAC5686

高性能

- 81 dBc的ACLR WCDMA TM1在30.72 MHz的

- 72 dBc的ACLR WCDMA TM1在153.6兆赫

封装：100引脚HTQFP

描述

该DAC5687是一款双通道16位高速

数字 - 模拟转换器（ DAC），具有集成的2×，

4 ×和8×的内插滤波器，一个复杂的数字

控制振荡器（NCO），板载时钟乘法器，

IQ补偿和片上电压参考。该

DAC5687是引脚兼容的DAC5686 ，

只需要在寄存器的设定对大多数的变化

应用程序，并提供额外的功能和

卓越的线性度，噪声，串扰和PLL相位

噪声性能。

该DAC5687有六个信号处理模块： 2

内插一比二的数字滤波器，一个精细的频率

调音台具有32位NCO ，正交调制

补偿块，另一内插逐2数字

过滤器，和一个粗略的频率混合器以f

/ 2或f

/4.

不同的操作模式使能或旁通

信号处理块。

粗和细的混频器可以被组合以跨越

更宽的频率范围内具有优良的分辨率。该

DAC5687允许对复杂或实际产出。

组合的频率上变频和复杂

输出产生一个希尔伯特变换对即输出

从两个DAC 。外部RF正交

调制器然后执行最后的单边带

变频。

在IQ补偿功能有助于优化

相位，增益和偏移，最大化的边带

抑制和减少LO馈通的模拟

正交调制器。

该DAC5687包含多种输入选择：

单端口交错的数据，偶数和奇数

复用在半速率，和一个输入FIFO用任

内部或外部时钟，以缓解输入时序

当DAC5687是主频为DAC的模糊性

输出采样率。

订购信息

-40 ° C至85°C

封装器件

100 HTQFP

(1)

（ PZP ）使用PowerPad

包装，塑料四方扁平封装

DAC5687IPZP

(1)

散热垫的尺寸为6mm

6 mm.

2345

应用

蜂窝基站收发信机发送

通道

- CDMA ： W- CDMA ， CDMA2000 ， TD- SCDMA

- TDMA的GSM， IS-136 ， EDGE / UWC- 136

- OFDM ： 802.16

电缆调制解调器终端系统

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

使用PowerPad是德州仪器的商标。

Excel是Microsoft Corporation的注册商标。

MATLAB是MathWorks ， Inc.的商标。

所有其他商标均为其各自所有者的财产。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

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这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉

储存或搬运过程中，以防止对静电损坏MOS大门。

功能框图

CLKVDD

CLKGND

LPF

PLLGND

PLLVDD

PHSTR

睡觉

DVDD

DGND

CLK1

CLK1C

CLK2

CLK2C

OFFSET

PLLLOCK

FIR1

DA [15：0 ]

正交国防部

校正（ QMC ）

内部时钟发生

和

2Y - 8Y PLL时钟乘法器

1.2-V

参考

2Y - 8Y F

数据

ExtIO的

EXTLO

BIASJ

增益

FIR2

FIR3

FIR4

SIN（ X）

当然调音台：

fs / 2的或飞秒/ 4

输入FIFO /

重新排序/

复用器/解复用器

精细调音台

16-Bit

DAC

IOUTA1

IOUTA2

DB [ 15 ： 0 ]

TxEnable位置

SIN（ X）

16-Bit

DAC

IOUTB1

IOUTB2

RESETB

QFLAG

SIF

COS

军士

罪

OFFSET

IOGND

B GAIN

IOVDD

100引脚HTQFP

SDIO

SDO SDENB SCLK

AVDD

AGND

B0019-02

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引脚

PZP封装

（ TOP VIEW ）

DB15 （ MSB和LSB ）

TESTMODE

RESETB

QFLAG

PHSTR

睡觉

IOGND

IOVDD

DGND

DVDD

DB14

DB13

DB12

DB10

DB11

DB9

DB8

DB7

DB6

100

AGND

AVDD

AGND

IOUTB1

IOUTB2

AGND

AVDD

AGND

AVDD

ExtIO的

AGND

BIASJ

AVDD

EXTLO

AVDD

AGND

AVDD

AGND

IOUTA2

IOUTA1

AGND

AVDD

AGND

DB5

DB4

DB3

DB2

DB1

DB0 （ LSB或MSB ）

PLLLOCK

DGND

DVDD

PLLVDD

LPF

PLLGND

CLKGND

CLK2C

CLK2

CLKVDD

CLK1C

CLK1

CLKGND

DGND

DVDD

DA0 （ LSB或MSB ）

DA1

DA2

DA3

DA4

DAC5687

DA6

TxEnable位置

DA15 （ MSB和LSB ）

IOGND

IOVDD

DGND

SDIO

DGND

DVDD

SDO

DVDD

DA14

DA13

DA12

DA10

DA9

DA8

DA7

SDENB

SCLK

DA11

DA5

P0011-02

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终端功能

终奌站

名字

AGND

AVDD

BIASJ

CLK1

CLK1C

CLK2

CLK2C

CLKGND

CLKVDD

DA [15：0 ]

DB [ 15 ： 0 ]

DGND

号

1, 4, 7, 9, 12,

17, 19, 22, 25

2, 3, 8, 10, 14,

16, 18, 23, 24

58, 64

34–36, 39–43,

48–55

71–78, 83–87,

90–92

27, 38, 45, 57,

69, 81, 88, 93,

26, 32, 37, 44,

56, 68, 82, 89,

100

I / O

模拟地

模拟电源电压

满量程输出电流偏置

在PLL时钟模式和双时钟模式，提供了数据输入速率时钟。在外部时钟模式下，

提供可选的输入数据速率时钟FIFO锁存器。当FIFO被禁用时， CLK1不使用

并且可以悬空。

CLK1的互补输入。

外部和双时钟模式时钟输入。在PLL模式，CLK2是未使用的，并且可以向左

悬空。

CLK2的互补输入。在PLL模式， CLK2C不使用，可以悬空。

接地回路的内部时钟缓冲器

内部时钟缓冲器的电源电压

A通道的数据位0到15 DA15是最显著的数据位（ MSB ）。 DA0是最显著

数据位（LSB）。为了可以通过寄存器的变化逆转。

B信道的数据位0到15的DB15是最显著数据位（MSB）。 DB0是最显著

数据位（LSB）。为了可以通过寄存器的变化逆转。

数字地回

描述

DVDD

数字电源电压

作为外部参考输入时禁用内部基准（即EXTLO连接

AVDD ）。作为内部基准电压时， EXTLO = AGND ，需要一个0.1μF的去耦

作为参考输出时的电容到AGND

内部/外部参考选择。内部基准时绑AGND选择，外部

参考选择当连接到AVDD 。只有输出时ATEST不为零（与寄存器0x1B位7

3).

A通道DAC电流输出。当所有的输入位都设置满量程的1

A通道DAC互补电流输出。满量程时，所有的输入位为0

B通道DAC电流输出。当所有的输入位都设置满量程的1

B通道DAC互补电流输出。满量程时，所有的输入位为0

数字I / O接地回路

数字I / O电源电压

PLL环路滤波器连接

同步输入信号可用于初始化的NCO ，粗混合器，内部时钟

除法器，和/或FIFO电路。

接地回路内部PLL

PLL供电电压。当PLLVDD为0 V时， PLL将被禁用。

在PLL模式，提供PLL锁定状态位或内部时钟信号。 PLL被锁定到输入时钟

当高。在外部时钟模式下，提供了输入速率时钟。

当qflag寄存器为1 ，则QFLAG销中交错的数据输入模式，由用户使用

确定B样品。高QFLAG表示B样品。必须重复所有的B样品。

复位时，该芯片的低。内部上拉

串行接口的时钟

低电平有效的串行数据使能，总是输入到DAC5687

三针接口模式下双向串行数据输入专用的四针接口模式。三针

模式是芯片复位后的默认。

串行接口数据，单向数据输出，如果SDIO是输入。 SDO是在高阻抗

当选择了三针接口模式的状态（寄存器0x04的第7位）。

ExtIO的

I / O

EXTLO

IOUTA1

IOUTA2

IOUTB1

IOUTB2

IOGND

IOVDD

LPF

PHSTR

PLLGND

PLLVDD

PLLLOCK

QFLAG

RESETB

SCLK

SDENB

SDIO

SDO

47, 79

46, 80

I / O

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终端功能（续）

终奌站

名字

睡觉

号

I / O

描述

异步硬件关断输入。高电平有效。内部下拉。

TxEnable位置有两个目的。在所有模式中， TxEnable位置要高的数据到DAC来

被激活。当TxEnable位置是低的，数字逻辑部分被强制为全0 ，而任何输入数据

呈现给DA [15：0 ]和DB [15：0 ]将被忽略。在交错的数据模式下， qflag寄存器时，

位被清零， TxEnable位置被用来同步数据到信道A和B的第一数据

后TxEnable位置的上升沿被作为一种数据，而下一个数据将被视为B数据，

等等。

TESTMODE是DGND为用户

TxEnable位置

TESTMODE

绝对最大额定值

在工作自由空气的温度范围内（除非另有说明）

(1)

单位

AVDD

电源电压范围

(2)

-0.5V至4 V

-0.5 V至2.3 V

(2)

DVDD

(3)

CLKVDD

PLLVDD

IOVDD

(2)

-0.5V至4 V

-0.5 V至0.5 V

-0.5 V至2.6 V

-0.5 V至IOVDD + 0.5 V

-0.5 V至CLKVDD + 0.5 V

-0.5 V至IOVDD + 0.5 V

-0.5 V至PLLVDD + 0.5 V

-1 V至AVDD + 0.5 V

-0.5 V至AVDD + 0.5 V

-0.5 V至IAVDD + 0.5 V

20毫安

30毫安

-40 ° C至85°C

-65_C到150_C

260°C

(2)

AGND ， DGND ， CLKGND ， PLLGND和IOGND之间的电压

为AVDD DVDD

DA [15：0 ]

睡觉

电源电压范围

(4)

DB [ 15 ： 0 ]

(4)

CLK1 / 2 ， CLK1 / 2C

(3)

RESETB

LPF

(4)

IOUT1 ， IOUT2

(2)

ExtIO的， BIASJ

EXTLO

(2)

峰值输入电流（任何输入）

峰值总输入电流（所有输入）

英镑

工作自由空气的温度范围内（ DAC5687I ）

存储温度范围

从10秒的情况下，铅温度1.6毫米（1/16英寸）的

(1)

(2)

(3)

(4)

强调超越那些在列

绝对最大额定值

可能对器件造成永久性损坏。这些压力额定值

这些或任何其他条件超出下仅标出，并且功能操作

推荐工作条件

不

暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。

测量相对于AGND 。

测量相对于DGND 。

测量方面IOGND 。

热特性

(1)

在工作自由空气的温度范围内（除非另有说明）

导热系数

结温

(2)

西塔结到环境（静止空气中）

西塔结到环境（ 150 LFM ）（ 0.762米/秒）

100 HTQFP

105

19.88

14.37

单位

°C

° C / W

(1)

(2)

空气流量或散热减少

并强烈建议。

空气流或在85℃所需的持续运行的散热和最大运行条件下保持结温。

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