DAC34SH84
SLAS808B - 2012年2月 - 修订2012年7月
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引脚功能
针
名字
AVDD
号
D10 , E11 ,
F11 , G11 ,
H11 , J11 ,
K11 , L10
N12
H12
C12 , K12
A7, A6, A5,
A4, A3, A2,
A 1 ,C 4, C 2,
D 4, D 2 ,E4
E 2, F 4 ,F 2 ,
G4
B7, B6, B5,
B4, B3, B2,
B1, C3 ,C1
D 3 ,D 1 ,E3
E 1, F 3 , F 1,
G3
H4, J4 ,J2
K4 ,K2 ,L4
L 2 ,M 4 ,M 2,
N1, N2, N3,
N4, N5, N6,
N7
H3 ,J3, J1,
K3, K1 ,L3
L 1, M 3, M 1,
P1, P2, P3,
P4, P5, P6,
P7
A12
A11
D9 , E9 , E10 ,
F10 , G10 ,
H10 , J10 ,
K10 , K9 , L9
G2
G1
E5, E6, E7,
F5 , J5 , K5 ,
K6, K7
G12
I / O
描述
I
模拟电源电压。 ( 3.3 V )
CMOS输出的报警状态。报警输出功能是通过定义
config7
注册。默认极性为高电平有效,但通过可变为低电平有效
config0
alarm_out_pol
控制位。
满量程输出电流偏置。 30 - mA满量程输出电流,接1.28 kΩ到地面。
通过改变满量程输出电流
coarse_dac (3 :0)
in
CONFIG3 , bit<15 : 12> 。
内部时钟缓冲器的电源电压。 (1.35 Ⅴ) 。建议隔离DIGVDD此供应
和DACVDD 。
LVDS的正输入数据位0至15的AI-信道路径。内置100 Ω终端
电阻器。相对于DATACLKP / N时钟数据格式是双数据速率(DDR) 。
报警
BIASJ
CLKVDD
O
O
I
DAB[15..0]P
I
DAB15P是最-显著数据位(MSB) 。
DAB0P是最不显著数据位(LSB) 。
总线的顺序可以通过逆转
CONFIG2 revbus
位。
超前信息
DAB[15..0]N
I
LVDS的负输入数据位0至15的AI-信道路径。 (请参阅前面的DAB [ 15 : 0 ] P
说明)。
LVDS的正输入数据位0至15,用于在CD-信道路径。内置100 Ω终端
电阻器。相对于DATACLKP / N时钟数据格式是双数据速率(DDR) 。
I
DCD15P是最-显著数据位(MSB) 。
DCD0P是最不显著数据位(LSB) 。
总线的顺序可以通过逆转
CONFIG2 revbus
位。
DCD[15..0]P
DCD[15..0]N
I
LVDS的负输入数据位0至15,用于在CD-信道路径。 (见前面的DCD [ 15 : 0 ] P
说明)。
DACCLKP
DACCLKN
DACVDD
I
I
I
用于DAC芯正面外部LVPECL时钟输入与自偏压
互补的外部LVPECL时钟输入DAC内核。 (见DACCLKP描述。 )
DAC内核电源电压。 (1.35 Ⅴ) 。建议隔离CLKVDD此供应和
DIGVDD 。
LVDS正输入数据时钟。内置100 Ω的终端电阻。输入数据DAB [15:0 ]的P / N和
双氰胺[15:0 ]的P / N被锁存, DATACLKP / N(双倍数据速率)两侧边缘。
LVDS负输入数据时钟。 (见DATACLKP描述。 )
数字供电电压。 ( 1.3 V ) 。建议隔离CLKVDD和DACVDD此供应。
作为外部参考输入时,内部基准是通过禁用
config27
extref_ena
= 1,用作内部参考输出时
config27 extref_ena
= 0 (默认值) 。
需要一个0.1μF的去耦电容,以AGND为参考的输出使用时。
LVDS输入选通正输入端。内置100 Ω的终端电阻
此输入的主要功能是要同步FIFO指针,以提供一个同步源到数字
块,和/或作为一种奇偶性的输入为AB-数据总线。
这些功能被捕获的DATACLKP / N的上升沿。这个信号应该是边沿
P / N和DCD [15:0 ]的P / N :用DAB [0 15]对齐。
的奇偶性,SYNC和ISTR输入被旋转以允许所述数据接口完成逆转
设定时,
rev_interface
寄存器位
config1.
LVDS输入strope负输入端。 (见ISTRP / PARITYABP描述。 )
DATACLKP
DATACLKN
DigVdd
I
I
I
ExtIO的
I / O
ISTRP /
PARITYABP
H2
I
ISTRN /
PARITYABN
H1
I
4
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