DAC3482
SLAS748D - 2011年3月 - 修订2012年8月
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引脚功能（续）
针
名字
号
A7，A8 ，B9，
B10 ，A12，
A13, A14,
A15 ， B17 ，
B18, B19,
B20 ， A23 ，
A24 ， B23 ，
B24
B7，B8 ， A10，
A11， B11，
B12, B13,
B14 ， A19 ，
A20, A21,
A22 ，B21，
B22 ， A26 ，
A27
A3
B3
A35, A39,
A43
A16
B15
A6, A9, A25,
A28
A34
I / O
描述
LVDS正输入数据位0到15内100
端接电阻器。相对于数据格式
DATACLKP / N时钟是双倍数据速率（DDR） ，并且可以在被传输的字节宽度或字处理
宽屏模式。在字节宽模式下，未使用的引脚可以悬空。
I
D15P是最显著的数据位（ MSB ）的字宽模式
D7P最显著的数据位（ MSB ）的字节宽的模式
D0P是至少显著数据位（LSB）
总线的顺序可以通过逆转
CONFIG2 revbus
位。
D[15..0]P
D[15..0]N
I
LVDS的负输入数据比特0到15 （见D [ 15：0]以上P描述）
DACCLKP
DACCLKN
DACVDD
DATACLKP
DATACLKN
DigVdd
ExtIO的
I
I
I
I
I
I
I / O
正外部LVPECL时钟输入DAC内核与自偏压。
互补的外部LVPECL时钟输入DAC内核。 （见DACCLKP描述）
DAC内核电源电压。 （ 1.2 V） 。建议隔离CLKVDD此供应和
DIGVDD 。
LVDS正输入数据时钟。内置100
端接电阻器。输入数据D [15：0 ]的P / N锁存
对DATACLKP / N （双数据速率）两个边缘。
LVDS负输入数据时钟。 （见DATACLKP描述）
数字供电电压。 （ 1.2 V） 。建议隔离CLKVDD和DACVDD此供应。
作为外部参考输入时，内部基准是通过禁用
config27 extref_ena
=
'1'。用作内部参考输出时
config27 extref_ena
=' 0 ' （默认值） 。需要0.1
μF
去耦电容作为参考输出时至AGND 。
LVDS帧指示器积极投入。内置100
端接电阻器。这样做的主要功能
输入是复位FIFO的还是被用作同步源。这两个功能被捕获以
的DATACLKP / N的上升沿。通过DATACLKP的下降沿捕获的信号/ N可
作为一个块的奇偶校验位。该FRAMEP / N信号应该是边沿对齐与D [ 15 ： 0 ] P / N 。
LVDS帧指示器负输入端。 （见FRAMEP描述）
FRAMEP
FRAMEn
B16
A18
C1, C2, C3,
C4 ， B32 ，
B33, B38,
B39 ，热
PAD
B36
B37
B35
B34
B6 ， A17 ， B25
A1
A2
B2
B26
A29
B1
A31
B28
A30
I
I
GND
I
这些引脚接地的所有用品。
IOUTIP
IOUTIN
IOUTQP
IOUTQN
IOVDD
LPF
OSTRP
OSTRN
PARITYP
PARITYN
PLLAVDD
SCLK
SDENB
SDIO
4
O
O
O
O
I
I / O
I
I
I
I
I
I
I
I / O
余通道的DAC电流输出。直接连接，如果使用的接地。
I通道DAC互补电流输出。直接连接，如果使用的接地。
C-声道DAC电流输出。直接连接，如果使用的接地。
Q通道DAC互补电流输出。直接连接，如果使用的接地。
电源电压为所有的数字I / O。 （ 3.3 V ）
PLL环路滤波器的连接。如果不使用时钟倍频PLL ，低通滤波器引脚可以悬空。
LVPECL输出选通正输入端。这个正/负对被捕获的上升沿
DACCLKP / N 。它被用来同步的分压后的时钟和FIFO输出指针在双同步
来源模式。如果不使用它可以悬空。
LVPECL的输出选通脉冲的负输入端。 （见OSTRP描述）
可选LVDS正输入校验位。该PARITYP / N LVDS对内部有一个100
终止
电阻器。如果不使用它可以悬空。
可选LVDS负输入校验位。
PLL模拟电源电压。 （ 3.3 V ）
串行接口的时钟。内部上拉下来。
低电平有效的串行数据使能，总是输入到DAC3482 。内部上拉。
串行接口的数据。双向的3引脚模式（默认）和单向的4针模式。国内
下拉。
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