D68000
16位/ 32位的微处理器
1.15版本
概观
D68000软芯是与二进制兼容的
行业标准68000的32位微控制器。
D68000有一个16位数据总线和24位AD-
打扮数据总线。它与代码兼容
MC68008 ，并与向上代码兼容
该MC68010虚拟分机和
MC68020 32位实现architec-的
真实存在。 D68000提高了指令集AL-
低点执行程序具有较高per-
formance比标准68000的核心。
D68000交付使用
完全自动化的测试 -
长凳
和
完整的测试集
允许
在系统芯片的每个阶段容易包验证
设计流程。
○
间接的：
○
寄存器间接
○
后增寄存器间接
○
预递减寄存器间接
○
寄存器间接与失调
○
索引寄存器间接偏移
○
PC相关：
○
相对与偏移
○
相对与指数和偏移
○
绝对的数据：
○
绝对短
○
绝对长
主要特点
●
●
●
●
●
●
●
●
●
○
○
即时数据：
○
即时
○
快速即时
软件与行业标准兼容
68000
MULS ， MULU
拿
28个时钟周期
DIVS ， DIVU
拿
28个时钟周期
优化转移和旋转
拆下来提高perform-空闲周期
ANCE
较短的有效地址计算时间
总线周期时序
相同
68000
32位的数据和地址寄存器
14寻址方式：
直销：
○
数据寄存器直接
○
地址寄存器直接
本文档中提及的所有商标
是其各自所有者的商标。
○
暗示
●
○
○
○
5数据类型的支持：
位
BCD
字节，字和长字
●
○
○
○
○
算术逻辑单元包括：
8,16,32位算术&逻辑运算
16×16位有符号和无符号乘法
32/16位有符号和无符号除法
布尔运算
●
中断控制器：
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○
○
○
7优先级中断控制器
虚拟中断源数量不限
矢量化和自动矢量模式
CLK
RSTI
HALTI
BERR
VPA
IPL （ 2 ： 0 ）
DTACK
br
BGACK
引脚说明
针
主动型
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
高
低
低
低
低
低
低
低
低
-
-
-
低
低
低
低
高
高
高
高
高
低
低
低
描述
全局时钟
全局复位输入
停止输入
总线错误
有效外设地址
中断控制
数据传输确认
总线请求
公交格兰特确认
数据总线输入
数据总线输出
地址数据总线
公交格兰特
地址选通
高数据字节频闪
较低的数据字节频闪
打开地址总线为'Z'
状态
打开数据总线到'Z'状态
原来是， RDWR ， UDS ， LDS ， VMA ，
FC （2 ：0）信号转换成“Z”的状态
处理器功能代码
启用外围设备
有效的内存地址
暂停输出
复位输出
●
○
○
○
存储器接口包括：
高达4 GB的地址空间
16位的数据总线
异步总线控制
●
●
●
●
M6800系列同步接口
3位和2线总线仲裁
管理员和用户模式
完全可合成的，静止同步DE-
签没有内部三态
达泰[15：0 ]
ADDR [ 23：0]
bg
as
RDWR
大陶[15：0 ]输出
符号
达泰（ 15 ： 0 ）
大陶（15 ：0）
ADDR（ 23：0 ）
as
RDWR
UDS
LDS
DATAZ
addrz
ctrlz
FC （ 2 ： 0 ）
环保署
VMA
bg
输出高/低读写信号
UDS
LDS
addrz
DATAZ
ctrlz
FC （ 2 ： 0 ）
环保署
VMA
halto
RSTO
DTACK
IPL （ 2 ： 0 ）
VPA
br
BGACK
BERR
HALTI
RSTI
CLK
可交付
halto
RSTO
源代码：
VHDL源代码和/或
Verilog源代码和/或
加密或纯文本EDIF网表
VHDL & VERILOG测试平台环境，
的Active-HDL仿真的自动宏
的ModelSim仿真的自动宏
参照响应测试
技术文档
安装注意事项
HDL核心规格
数据表
综合脚本
示例应用程序
技术支援
IP核实现支持
3个月维修
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本文档中提及的所有商标
是其各自所有者的商标。
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●
●
●
交付的IP核的更新，未成年人
和主要版本变化
交付的文档更新
电话&电子邮件支持
地址
注册
控制
单位
RSTO
RSTI
HALTI
halto
数据
注册
许可
可理解性和明确的许可
没有专利费的方法使使用的IP
核心容易和简单。
单设计
授权允许使用IP核
单个FPGA比特流和ASIC implementa-
化。
无限的设计，一年
许可证允许使用
IP核在无限数量的FPGA比特
流和ASIC实现。
在IP核实例的所有案件数
的设计和数字内部制造
芯片是无限的。没有时间限制
除了
1年
牌照的地方使用时间
限于12个月。
●
○
○
ADDR（ 23：0 ）
大陶（15 ：0）
达泰（ 15 ： 0 ）
addrz
DATAZ
FC （ 2 ： 0 ）
ctrlz
as
LDS
UDS
RDWR
DTACK
br
bg
BGACK
BERR
VPA
VMA
环保署
CLK
操作码
解码器
打断
调节器
IPL （ 2 ： 0 ）
内存
接口
移
ALU
单设计许可证
VHDL ， Verilog的叫HDL Sour-源代码
ce
加密或纯文本EDIF网表称为
控制单元
- 执行核心的同步
化和数据流控制。该模块MAN-
年龄执行所有指令。包含SR
（状态寄存器包括两个部分苏
pervisor字节和用户字节）及其相关
逻辑。
操作码解码器
- 执行一个指令
操作码的解码和用于控制功能
所有其他块。
存储器接口
- 包含内存访问
相关的寄存器它执行RAM地址
穿衣指令代码的读取和数据
接送。它负责所有的外部总线
循环操作，如：读&写，反复
读总线周期&写，暂停和恢复，
由3位和2线提供了总线仲裁系
TEM ，正确的总线和地址错误的处理，
等待状态周期的插入和M6800同步的
理性循环发电。
中断控制器
- 中断控制模块
负责中断管理系统
对于外部&内部中断和例外
系统蒸发散处理。它管理自动向量化
中断周期，优先解决和纠正
矢量数字创作。
地址寄存器
- 包含32位A0到A6
地址寄存器，两个堆栈指针USP （用户
SP ）和SSP （监事SP ） ， 32位程序
计数器和相关逻辑来执行字和
长地址的操作。一个有效地址
运行在本机执行。
数据寄存器
- 包含32位数据寄存器
D0到D7和相关的逻辑来执行字节
单词和长数据操作。
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●
○
一年许可
只有加密的网络表
●
○
○
无限设计许可证
HDL源代码
网表
●
○
○
从升级
HDL源代码，以网表
单设计，以无限的设计
框图
ALU
- 算术逻辑单元执行
在执行过程中的算术和逻辑运算
的指令。它包含蓄电池和
相关的逻辑，如算术单元，逻辑单元，
乘法器和除法。 BCD操作要被执行
cuted在本单位和条件码标志（ N-
负，Z为零，C进位的V-溢出）为最
指令。
移
- 执行的换档操作
适当的指令，主要用于旋转，
移位和位操作。
本文档中提及的所有商标
是其各自所有者的商标。
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性能
下表给出了有关的调查
在Altera的核心面积和性能
广场&路线后设备（所有的主要功能
已列入） ：
速度
逻辑单元
F
最大
GRADE
APEX20K
-1
6332
30兆赫
APEX20KE
-1
6332
32兆赫
APEX20KC
-7
6332
37兆赫
APEX -II
-7
6657
40 MHZ
MERCURY
-5
7086
45兆赫
的Stratix
-5
6862
49兆赫
CYCLONE
-6
6604
44兆赫
在Altera的器件核心性能
设备
往来
对于任何修改或特殊要求
请以数字内核设计或地方
分销商。
总部：
Wroclawska 94
41-902比托姆，波兰
nfo@dcd.pl
电子信箱：
i
info@dcd.pl
电话：
传真
:
+48 32 282 82 66
:
+48 32 282 74 37
经销商：
http://www.dcd.pl/apartn.php
请检查
http://www.dcd.pl/apartn.php
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