【CY24206MediaClock DTV ， STB时钟发生器特点集成的锁相环（ PLL ）低抖】,IC型号Cy24206,Cy24206 PDF资料,Cy24206经销商,ic,电子元器件-51电子网

CY24206

MediaClock DTV ， STB时钟发生器

特点

集成的锁相环（ PLL ）

低抖动，高精度输出

3.3V工作电压

采用16引脚TSSOP封装

产品型号

CY24206-1

输出

3

输入频率

27兆赫

好处

=内部

PLL具有高达400 MHz的内部运作

符合复杂系统的关键时序要求

设计

使应用程序兼容性

输出频率范围

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.175- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.175- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

的27- / 27.027- / 74.175- / 74.25 - MHz的（频率可选） 1份

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.17582- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

的27- / 27.027- / 74.175- / 74.25 - MHz的（频率可选） 1份

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.17582- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

的27- / 27.027- / 74.175- / 74.25 - MHz的（频率可选） 1份

CY24206-2

4

27兆赫

CY24206-3

4

27兆赫

CY24206-4

4

27兆赫

逻辑框图

XIN

XOUT

P

OSC 。

Q

Φ

VCO

产量

多路复用器

和

分频器

CLK1

CLK2

REFCLK

FS0

FS1

FS2

OE

CLK3 （-2 ，-3，-4 ）

PLL

销刀豆网络gurations

CY24206-1

16引脚TSSOP

XIN

VDD

AVDD

OE

AVSS

VSSL

CLK1

CLK2

1

2

3

4

5

6

7

8

16

15

14

13

12

11

10

9

FS2

FS1

VSS

N / C

VDDL

VDD

AVDD

AVSS

VSS

VSSL

CY24206-2,3,4

16引脚TSSOP

XOUT

XIN

VDD

AVDD

OE

AVSS

VSSL

CLK1

CLK2

1

2

3

4

5

6

7

8

16

15

14

13

12

11

10

9

XOUT

FS2

FS1

VSS

CLK3

VDDL

FS0

REFCLK

FS0

REFCLK

赛普拉斯半导体公司

文件编号： 38-07451牧师* B

3901北一街

圣荷西

,

CA 95134

408-943-2600

修订后的2004年9月27日

CY24206

频率选择选项

FS2

0

1

FS1

0

1

0

1

FS0

0

1

0

1

0

1

0

1

CLK1 （-1 ，-2）

81

81.081

74.175

74.250

81

81.081

74.175

74.250

CLK1 （ -3，-4 ）

81

81.081

74.17582

74.25

81

81.081

74.1758

74.25

CLK2

27 （ CLK1 / 3 ）

27.027 （CLK1 / 3）

24.725 （CLK1 / 3）

24.75 （CLK1 / 3）

27

CLK3 （-2 ，-3，-4 ）

27 （ CLK1 / 3 ）

27.027 （CLK1 / 3）

74.17582 （ CLK1 ）

74.25 （ CLK1 ）

27 （ CLK1 / 3 ）

27.027 （CLK1 / 3）

74.175 （ CLK1 ）

74.25 （ CLK1 ）

REFCLK

27

单位

兆赫

引脚说明

名字

XIN

V

DD

AV

DD

OE

AV

SS

V

SSL

CLK1 （-1 ，-2）

CLK1 （ -3，-4 ）

CLK2

REFCLK

FS0

V

DDL

N / C（ -1 ）

CLK3 （-2 ，-3，-4 ）

VSS

FS1

FS2

XOUT

引脚数

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

参考晶振输入。

电源电压。

模拟电源电压。

输出使能，内部弱上拉。 0 =输出关， 1 =产出。

模拟地。

VDDL地面。

81- / 81.081- / 74.175- / 74.250 MHz的时钟输出（频率可选）。

81- / 81.081- / 74.17582- / 74.25 - MHz时钟输出（频率可选）。

27- / 27.027- / 24.725- / 24.75 - MHz时钟输出（频率可选）。

参考时钟输出。

频率选择0 ，内部弱上拉了起来。

电源电压。

无连接。

27- / 27.027- / 74.175- / 74.25 - MHz时钟输出（频率可选）。

地面上。

频率选择1 ，内部弱上拉。

频率选择2 ，内部弱上拉。

参考晶振输出。

描述

文件编号： 38-07451牧师* B

第2 6

CY24206

绝对最大条件

参数

V

DD

V

DDL

T

J

描述

电源电压

I / O电源电压

结温

数字输入

静电放电

AV

SS

– 0.3

2

分钟。

–0.5

马克斯。

7.0

125

AV

DD

+ 0.3

单位

V

°C

V

kV

推荐工作条件

参数

V

DD

/ AV

DDL

/V

DDL

T

A

C

负载

f

REF

描述

工作电压

环境温度

马克斯。负载电容

参考频率

27

分钟。

3.135

0

典型值。

3.3

马克斯。

3.465

70

15

单位

V

°C

pF

兆赫

DC电气规格

参数

[1]

I

OH

I

OL

I

IH

I

IL

V

IH

V

IL

I

VDD

I

VDDL

R

UP

名字

输出高电流

输出低电流

输入高电流

输入低电平电流

输入高电压

输入低电压

电源电流

上拉电阻的输入

描述

V

OH

= V

DD

– 0.5, V

DD

/V

DDL

= 3.3V

V

OL

= 0.5, V

DD

/V

DDL

= 3.3V

V

IH

= V

DD

V

IL

= 0V

CMOS电平，V 70％

DD

CMOS电平，V 30％

DD

AV

DD

/V

DD

当前

V

DDL

当前

V

DD

= 3.14到3.47V ，测得V

IN

= 0V

100

分钟。

12

–

0.7

0.3

25

20

150

典型值。

24

5

–

10

50

马克斯。

单位

mA

A

VDD

mA

k

AC电气规格

参数

[1]

DC

ER

EF

t

9

t

10

名字

输出占空比

上升沿率

下降沿率

时钟抖动

PLL锁定时间

描述

占空比被定义

图1 ;

的t1 / t2时， 50％的

V

DD

输出时钟边沿速率，测量从20％到

80 ％的V

DD

, C

负载

= 15 pF的。看

图2中。

输出时钟边沿速率，测量从80％到

Ⅴ的20％的

DD

, C

负载

= 15 pF的。看

图2中。

CLK1 ， CLK2峰峰值周期抖动

分钟。

45

0.8

典型值。

50

1.4

200

3

马克斯。

55

单位

%

V / ns的

ps

ms

测试和测量设置

V

DDS

0.1

F

DUT

输出

C

负载

GND

注意：

1.不100 ％测试。

文件编号： 38-07451牧师* B

第3页6

CY24206

电压和时序定义

t

1

t

2

V

DD

Ⅴ的50％的

DD

时钟

产量

0V

图1.占空比定义

t

3

t

4

V

DD

80 ％的V

DD

时钟

产量

Ⅴ的20％的

DD

0V

订购信息

订购代码

CY24206ZC-2

CY24206ZC-2T

CY24206ZC-3

CY24206ZC-3T

CY24206ZC-4

CY24206ZC-4T

无铅

CY24206ZXC-4

CY24206ZXC-4T

Z16

图2. ER = （ 0.6× V

DD

） / T3 ， EF = （ 0.6× V

DD

) /t4

套餐类型

16引脚TSSOP

工作范围

工作电压

3.3V

包名称

16引脚TSSOP - 磁带和卷轴商业

16引脚TSSOP

16引脚TSSOP - 磁带和卷轴商业

文件编号： 38-07451牧师* B

第4 6

CY24206

封装图纸和尺寸

16引脚TSSOP 4.40毫米的机身Z16.173

引脚1号

1

尺寸（mm） [英寸] MIN 。

马克斯。

参考JEDEC MO- 153

6.25[0.246]

6.50[0.256]

4.30[0.169]

4.50[0.177]

包装重量0.05克

产品编号

Z16.173

标准PKG 。

ZZ16.173无铅PKG 。

16

0.65[0.025]

BSC 。

0.19[0.007]

0.30[0.012]

1.10 [ 0.043 ] MAX 。

0.25[0.010]

BSC

规

飞机

0°-8°

0.076[0.003]

0.85[0.033]

0.95[0.037]

0.05[0.002]

0.15[0.006]

座位

飞机

0.50[0.020]

0.70[0.027]

0.09[[0.003]

0.20[0.008]

4.90[0.193]

5.10[0.200]

51-85091-*A

MediaClock是赛普拉斯半导体公司的商标。本文档中提及的所有产品和公司名称

可能是其各自所有者的商标。

文件编号： 38-07451牧师* B

分页： 5 6

CY24206

MediaClock DTV ， STB时钟发生器

特点

集成的锁相环（ PLL ）

低抖动，高精度输出

3.3V工作电压

采用16引脚TSSOP封装

产品型号

CY24206-1

输出

3

输入频率

27兆赫

好处

=内部

PLL具有高达400 MHz的内部运作

符合复杂系统的关键时序要求

设计

使应用程序兼容性

输出频率范围

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.175- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.175- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

的27- / 27.027- / 74.175- / 74.25 - MHz的（频率可选） 1份

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.17582- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

的27- / 27.027- / 74.175- / 74.25 - MHz的（频率可选） 1份

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.17582- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

的27- / 27.027- / 74.175- / 74.25 - MHz的（频率可选） 1份

CY24206-2

4

27兆赫

CY24206-3

4

27兆赫

CY24206-4

4

27兆赫

逻辑框图

XIN

XOUT

P

OSC 。

Q

Φ

VCO

产量

多路复用器

和

分频器

CLK1

CLK2

REFCLK

FS0

FS1

FS2

OE

CLK3 （-2 ，-3，-4 ）

PLL

销刀豆网络gurations

CY24206-1

16引脚TSSOP

XIN

VDD

AVDD

OE

AVSS

VSSL

CLK1

CLK2

1

2

3

4

5

6

7

8

16

15

14

13

12

11

10

9

FS2

FS1

VSS

N / C

VDDL

VDD

AVDD

AVSS

VSS

VSSL

CY24206-2,3,4

16引脚TSSOP

XOUT

XIN

VDD

AVDD

OE

AVSS

VSSL

CLK1

CLK2

1

2

3

4

5

6

7

8

16

15

14

13

12

11

10

9

XOUT

FS2

FS1

VSS

CLK3

VDDL

FS0

REFCLK

FS0

REFCLK

赛普拉斯半导体公司

文件编号： 38-07451牧师* B

3901北一街

圣荷西

,

CA 95134

408-943-2600

修订后的2004年9月27日

CY24206

频率选择选项

FS2

0

1

FS1

0

1

0

1

FS0

0

1

0

1

0

1

0

1

CLK1 （-1 ，-2）

81

81.081

74.175

74.250

81

81.081

74.175

74.250

CLK1 （ -3，-4 ）

81

81.081

74.17582

74.25

81

81.081

74.1758

74.25

CLK2

27 （ CLK1 / 3 ）

27.027 （CLK1 / 3）

24.725 （CLK1 / 3）

24.75 （CLK1 / 3）

27

CLK3 （-2 ，-3，-4 ）

27 （ CLK1 / 3 ）

27.027 （CLK1 / 3）

74.17582 （ CLK1 ）

74.25 （ CLK1 ）

27 （ CLK1 / 3 ）

27.027 （CLK1 / 3）

74.175 （ CLK1 ）

74.25 （ CLK1 ）

REFCLK

27

单位

兆赫

引脚说明

名字

XIN

V

DD

AV

DD

OE

AV

SS

V

SSL

CLK1 （-1 ，-2）

CLK1 （ -3，-4 ）

CLK2

REFCLK

FS0

V

DDL

N / C（ -1 ）

CLK3 （-2 ，-3，-4 ）

VSS

FS1

FS2

XOUT

引脚数

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

参考晶振输入。

电源电压。

模拟电源电压。

输出使能，内部弱上拉。 0 =输出关， 1 =产出。

模拟地。

VDDL地面。

81- / 81.081- / 74.175- / 74.250 MHz的时钟输出（频率可选）。

81- / 81.081- / 74.17582- / 74.25 - MHz时钟输出（频率可选）。

27- / 27.027- / 24.725- / 24.75 - MHz时钟输出（频率可选）。

参考时钟输出。

频率选择0 ，内部弱上拉了起来。

电源电压。

无连接。

27- / 27.027- / 74.175- / 74.25 - MHz时钟输出（频率可选）。

地面上。

频率选择1 ，内部弱上拉。

频率选择2 ，内部弱上拉。

参考晶振输出。

描述

文件编号： 38-07451牧师* B

第2 6

CY24206

绝对最大条件

参数

V

DD

V

DDL

T

J

描述

电源电压

I / O电源电压

结温

数字输入

静电放电

AV

SS

– 0.3

2

分钟。

–0.5

马克斯。

7.0

125

AV

DD

+ 0.3

单位

V

°C

V

kV

推荐工作条件

参数

V

DD

/ AV

DDL

/V

DDL

T

A

C

负载

f

REF

描述

工作电压

环境温度

马克斯。负载电容

参考频率

27

分钟。

3.135

0

典型值。

3.3

马克斯。

3.465

70

15

单位

V

°C

pF

兆赫

DC电气规格

参数

[1]

I

OH

I

OL

I

IH

I

IL

V

IH

V

IL

I

VDD

I

VDDL

R

UP

名字

输出高电流

输出低电流

输入高电流

输入低电平电流

输入高电压

输入低电压

电源电流

上拉电阻的输入

描述

V

OH

= V

DD

– 0.5, V

DD

/V

DDL

= 3.3V

V

OL

= 0.5, V

DD

/V

DDL

= 3.3V

V

IH

= V

DD

V

IL

= 0V

CMOS电平，V 70％

DD

CMOS电平，V 30％

DD

AV

DD

/V

DD

当前

V

DDL

当前

V

DD

= 3.14到3.47V ，测得V

IN

= 0V

100

分钟。

12

–

0.7

0.3

25

20

150

典型值。

24

5

–

10

50

马克斯。

单位

mA

A

VDD

mA

k

AC电气规格

参数

[1]

DC

ER

EF

t

9

t

10

名字

输出占空比

上升沿率

下降沿率

时钟抖动

PLL锁定时间

描述

占空比被定义

图1 ;

的t1 / t2时， 50％的

V

DD

输出时钟边沿速率，测量从20％到

80 ％的V

DD

, C

负载

= 15 pF的。看

图2中。

输出时钟边沿速率，测量从80％到

Ⅴ的20％的

DD

, C

负载

= 15 pF的。看

图2中。

CLK1 ， CLK2峰峰值周期抖动

分钟。

45

0.8

典型值。

50

1.4

200

3

马克斯。

55

单位

%

V / ns的

ps

ms

测试和测量设置

V

DDS

0.1

F

DUT

输出

C

负载

GND

注意：

1.不100 ％测试。

文件编号： 38-07451牧师* B

第3页6

CY24206

电压和时序定义

t

1

t

2

V

DD

Ⅴ的50％的

DD

时钟

产量

0V

图1.占空比定义

t

3

t

4

V

DD

80 ％的V

DD

时钟

产量

Ⅴ的20％的

DD

0V

订购信息

订购代码

CY24206ZC-2

CY24206ZC-2T

CY24206ZC-3

CY24206ZC-3T

CY24206ZC-4

CY24206ZC-4T

无铅

CY24206ZXC-4

CY24206ZXC-4T

Z16

图2. ER = （ 0.6× V

DD

） / T3 ， EF = （ 0.6× V

DD

) /t4

套餐类型

16引脚TSSOP

工作范围

工作电压

3.3V

包名称

16引脚TSSOP - 磁带和卷轴商业

16引脚TSSOP

16引脚TSSOP - 磁带和卷轴商业

文件编号： 38-07451牧师* B

第4 6

CY24206

封装图纸和尺寸

16引脚TSSOP 4.40毫米的机身Z16.173

引脚1号

1

尺寸（mm） [英寸] MIN 。

马克斯。

参考JEDEC MO- 153

6.25[0.246]

6.50[0.256]

4.30[0.169]

4.50[0.177]

包装重量0.05克

产品编号

Z16.173

标准PKG 。

ZZ16.173无铅PKG 。

16

0.65[0.025]

BSC 。

0.19[0.007]

0.30[0.012]

1.10 [ 0.043 ] MAX 。

0.25[0.010]

BSC

规

飞机

0°-8°

0.076[0.003]

0.85[0.033]

0.95[0.037]

0.05[0.002]

0.15[0.006]

座位

飞机

0.50[0.020]

0.70[0.027]

0.09[[0.003]

0.20[0.008]

4.90[0.193]

5.10[0.200]

51-85091-*A

MediaClock是赛普拉斯半导体公司的商标。本文档中提及的所有产品和公司名称

可能是其各自所有者的商标。

文件编号： 38-07451牧师* B

分页： 5 6

初步

CY24206

MediaClock DTV ， STB时钟发生器

特点

集成锁相环

低抖动，高精度输出

3.3V工作电压

好处

内部PLL高达400 MHz的内部运作

会见在复杂系统设计的关键时序要求

使应用程序的兼容性

产品型号

CY24206-1

输出

3

输入频率

27兆赫

输出频率范围

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.175- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.175- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

的27- / 27.027- / 74.175- / 74.25 - MHz的（频率可选） 1份

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.17582- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

的27- / 27.027- / 74.175- / 74.25 - MHz的（频率可选） 1份

1份27 - MHz参考时钟输出

的81- / 81.081- / 74.17582- / 74.250兆赫（频率可选） 1份

的27- / 27.027- / 24.725- / 24.75 - MHz的（频率可选） 1份

的27- / 27.027- / 74.175- / 74.25 - MHz的（频率可选） 1份

CY24206-2

4

27兆赫

CY24206-3

4

27兆赫

CY24206-4

4

27兆赫

逻辑框图

XIN

XOUT

P

OSC 。

Q

Φ

VCO

产量

多路复用器

和

分频器

CLK1

CLK2

REFCLK

FS0

FS1

FS2

OE

CLK3 （-2 ，-3，-4 ）

PLL

销刀豆网络gurations

CY24206-1

16引脚TSSOP

XIN

VDD

AVDD

OE

AVSS

VSSL

CLK1

CLK2

1

2

3

4

5

6

7

8

16

15

14

13

12

11

10

9

FS2

FS1

VSS

N / C

VDDL

VDD

AVDD

AVSS

VSS

VSSL

CY24206-2,3,4

16引脚TSSOP

XOUT

XIN

VDD

AVDD

OE

AVSS

VSSL

CLK1

CLK2

1

2

3

4

5

6

7

8

16

15

14

13

12

11

10

9

XOUT

FS2

FS1

VSS

CLK3

VDDL

FS0

REFCLK

FS0

REFCLK

赛普拉斯半导体公司

文件编号： 38-07451修订版**

3901北一街

圣荷西

,

CA 95134

408-943-2600

修订后的2003年2月27日

初步

频率选择选项

FS2

0

1

FS1

0

1

0

1

FS0

0

1

0

1

0

1

0

1

CLK1 （-1 ，-2）

81

81.081

74.175

74.250

81

81.081

74.175

74.250

CLK1 （ -3，-4 ）

81

81.081

74.17582

74.25

81

81.081

74.1758

74.25

CLK2

27 （ CLK1 / 3 ）

27.027 （CLK1 / 3）

24.725 （CLK1 / 3）

24.75 （CLK1 / 3）

27

CLK3 （-2 ，-3，-4 ）

27 （ CLK1 / 3 ）

27.027 （CLK1 / 3）

74.17582 （ CLK1 ）

74.25 （ CLK1 ）

27 （ CLK1 / 3 ）

27.027 （CLK1 / 3）

74.175 （ CLK1 ）

74.25 （ CLK1 ）

CY24206

REFCLK

27

单位

兆赫

引脚说明

名字

XIN

V

DD

AV

DD

OE

AV

SS

V

SSL

CLK1 （-1 ，-2）

CLK1 （ -3，-4 ）

CLK2

REFCLK

FS0

V

DDL

N / C（ -1 ）

CLK3 （-2 ，-3，-4 ）

VSS

FS1

FS2

XOUT

引脚数

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

描述

参考晶振输入。

电源电压。

模拟电源电压。

输出使能，内部弱上拉。

0 =输出关， 1 =产出。

模拟地。

VDDL地面。

81- / 81.081- / 74.175- / 74.250 MHz的时钟输出（频率可选）。

81- / 81.081- / 74.17582- / 74.25 - MHz时钟输出（频率可选）。

27- / 27.027- / 24.725- / 24.75 - MHz时钟输出（频率可选）。

参考时钟输出。

频率选择0 ，内部弱上拉了起来。

电源电压。

无连接。

27- / 27.027- / 74.175- / 74.25 - MHz时钟输出（频率可选）。

地面上。

频率选择1 ，内部弱上拉。

频率选择2 ，内部弱上拉。

参考晶振输出。

绝对最大条件

参数

V

DD

V

DDL

T

J

描述

电源电压

I / O电源电压

结温

数字输入

静电放电

AV

SS

– 0.3

2

分钟。

–0.5

马克斯。

7.0

125

AV

DD

+ 0.3

单位

V

°C

V

kV

推荐工作条件

参数

V

DD

/ AV

DDL

/V

DDL

T

A

C

负载

f

REF

描述

工作电压

环境温度

马克斯。负载电容

参考频率

27

分钟。

3.135

0

典型值。

3.3

马克斯。

3.465

70

15

单位

V

°C

pF

兆赫

文件编号： 38-07451修订版**

页2的5

初步

DC电气规格

参数

[1]

I

OH

I

OL

I

IH

I

IL

V

IH

V

IL

I

VDD

I

VDDL

R

UP

名字

输出高电流

输出低电流

输入高电流

输入低电平电流

输入高电压

输入低电压

电源电流

上拉电阻的输入

描述

V

OH

= V

DD

– 0.5, V

DD

/V

DDL

= 3.3V

V

OL

= 0.5, V

DD

/V

DDL

= 3.3V

V

IH

= V

DD

V

IL

= 0V

CMOS电平，V 70％

DD

CMOS电平，V 30％

DD

AV

DD

/V

DD

当前

V

DDL

当前

V

DD

= 3.14到3.47V ，测得V

IN

= 0V

100

分钟。

12

–

0.7

典型值。

24

5

–

CY24206

马克斯。

单位

mA

10

50

0.3

25

20

150

A

VDD

mA

k

AC电气规格

参数

[1]

DC

ER

EF

t

9

t

10

名字

输出占空比

上升沿率

下降沿率

时钟抖动

PLL锁定时间

描述

占空比被定义

图1 ;

的t1 / t2时， 50％的

V

DD

输出时钟边沿速率，测量从20％到

80 ％的V

DD

, C

负载

= 15 pF的。看

图2中。

输出时钟边沿速率，测量从80％到

Ⅴ的20％的

DD

, C

负载

= 15 pF的。看

图2中。

CLK1 ， CLK2峰峰值周期抖动

分钟。

45

0.8

典型值。

50

1.4

200

3

马克斯。

55

单位

%

V / ns的

ps

ms

测试和测量设置

V

DDS

0.1

F

DUT

输出

C

负载

GND

电压和时序定义

t

1

t

2

V

DD

Ⅴ的50％的

DD

时钟

产量

0V

图1.占空比定义

注意：

1.不100 ％测试。

文件编号： 38-07451修订版**

第3 5

初步

CY24206

t

3

t

4

V

DD

80 ％的V

DD

Ⅴ的20％的

DD

0V

时钟

产量

图2. ER = （ 0.6× V

DD

） / T3 ， EF = （ 0.6× V

DD

) /t4

订购信息

订购代码

CY24206ZC-1

CY24206ZC-1T

CY24206ZC-2

CY24206ZC-2T

CY24206ZC-3

CY24206ZC-3T

CY24206ZC-4

CY24206ZC-4T

包名称

Z16

套餐类型

16引脚TSSOP

工作范围

工作电压

3.3V

16引脚TSSOP - 磁带和卷轴商业

封装图纸和尺寸

16引脚超薄紧缩小型封装（ 4.40 mm主体） Z16

51-85091-**

MediaClock是赛普拉斯半导体公司的商标。本文档中提及的所有产品和公司名称

可能是其各自所有者的商标。

文件编号： 38-07451修订版**

第4 5

赛普拉斯半导体公司， 2003年是本报告所载的资料如有更改，恕不另行通知。赛普拉斯半导体公司对使用任何责任

比电路体现在赛普拉斯半导体公司的产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯半导体公司不授权

故障或故障可合理地预计其产品用于生命支持系统中使用的关键部件，以造成显着的伤害到用户。赛普拉斯的

半导体产品用于生命支持系统中的应用表明厂商应承担因使用的所有风险，并赔偿赛普拉斯由此半导体的一切费用。

初步

文档历史记录页

文件标题： CY24206 MediaClock DTV ， STB时钟发生器

文件编号： 38-07451

启示录

**

*A

ECN号

120901

123046

发行日期

12/10/02

03/03/03

原稿。的

变化

CKN

新的数据表

添加-4数据表

变化的说明

CY24206

文件编号： 38-07451修订版**

页5