CZ80CPU宏功能数据表
应用
适用于许多嵌入式控制应用，包括工业控制系统，销售点终端，
与汽车的控制。
框图
cycle_control
busrqn
INTN
m1
ATRI
bus_control
WAITN
mreqn
iorqn
RDN
dotri
control_tri
control_bus
iff_reg
im_reg
WRN
rfshn
di
instruction_reg
HALTn
BUSAK
nmi_control
指令;循环巴士
无机氮
addr_unit
a
ADDR_REG
i_reg
R_REG
reset_control
RESET
pc_reg
sp_reg
CLK
数据总线
register_bank
B_REG
d_reg
h_reg
c_reg
e_reg
l_reg
b'_reg
D' _reg
h'_reg
c'_reg
e'_reg
L' _reg
ALU
A =章
f_reg
a'_reg
f'_reg
ix_reg
iy_reg
di
w_reg
DATA_REG
z_reg
do
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CZ80CPU宏功能数据表
引脚说明
名字
CLK
RESET
wait_n
INT_N
nmi_n
TYPE
I
I
I
I
I
极性/
描述
总线规格
上升
时钟
供稿内部时钟计数器和所有同步电路。
高
硬件复位输入
高在该引脚为两个时钟周期振荡器运行时
重置设备。
低
等待
低该引脚上指示的寻址的存储器或I / O设备都没有的CPU
准备好了数据的传输。 CPU继续，只要这个信号被激活，进入等待状态。
低
中断请求
该信号由一个I / O装置产生的。该CPU荣誉的请求
当前指令的结束，如果内部软件控制的中断使能触发器是
启用。
低
不可屏蔽中断
该引脚具有更高的优先级，然后INT_N并且总是在认可
当前指令独立的中断使能的触发器的状态的端部和
迫使CPU重启地址0066h 。
低
总线请求
它的优先级高于nmi_n ，并始终在公认的结束
当前机器周期。该引脚上的有效状态将强制CPU的地址总线，数据总线和
控制信号去到一个高阻抗状态，从而使其它设备能够控制这些线。
低
总线请求响应
低该引脚上的指示进行请求的设备，该
CPU地址总线，数据总线和控制信号已输入的高阻抗状态，和它
现在可以控制这些线路。
高
机器周期一
该引脚与mreq_n一起表示当前机器周期
操作码取出指令执行的周期。它与iorq_n指示中断
应答周期。
8
地址总线
Addr_o形成一个16位的地址总线。地址总线提供的地址为
高
存储器数据总线交换（ 64K字节）和I / O装置的交流。
8
数据总线
（输入/输出，三态）的8位双向数据总线，用于数据交换用
8
内存和I / O 。
高
低
内存请求
表示地址总线保持有效的地址为存储器读出或
高
存储器的写操作。
低
I / O请求
表示地址总线的下半部持有有效的I / O地址对一个
高
I / O读或写操作。
低
读
RD_N表示CPU想要从存储器读出的数据，或者说，一个I / O设备或
高
存储器应使用此信号来门数据到CPU数据总线上。
低
写
表示CPU的数据总线保持要被存储在被寻址的存储器的有效数据
高
或I / O设备。
低
刷新时间
这个信号与mreq_n一起，表示的是，低7位
系统的地址总线可以用作刷新地址到系统的动态存储器。
低
停止
国家低该引脚指示CPU执行了HALT指令，正在等待
无论是术前不可屏蔽或屏蔽中断就可以恢复。
busreq_n我
busak_n
m1
addr_o
addr_tri
data_i
data_o
data_tri
mreq_n
mreq_tri
ioreq_n
ioreq_tri
RD_N
rd_tri
WR_N
wr_tri
rfsh_n
halt_n
O
O
O
O
I
O
O
O
O
O
O
O
O
O
O
O
O
功能说明
该CZ80CPU芯被分成模块中所示的框图和说明。
周期控制
主控制机，用于同步所有的人。它有一个指令寄存器，所有寄存器
控制中断，总线请求周期，等待状态等本机控制总线控制信号过。
总线控制
寄存器触发下降沿或门。这些用来形成总线控制定时，
改变两个时钟边沿。这是一个具有寄存器的时钟下降沿同步的唯一单元。
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CZ80CPU宏功能数据表
单位地址
本单元控制上的地址的所有操作（计算下一条指令的地址，嵌套的数据地址，
跳转和返回地址等），并递增和递减的16位地址寄存器。它包括pc_reg
（程序计数器） ， sp_reg （堆栈指针） ， i_reg （中断寄存器）和r_reg （刷新寄存器） 。
NMI控制
这个单元检测到n最小引脚的下降沿。如果检测到，则内部海里寄存器被设置，这将导致一个
非屏蔽中断服务周期。
复位控制
该单元控制外部信号RESETN的状态。如果它具有值'0'为至少三个完整的时钟周期，然后它
设置内部同步复位信号（ RST ）为“1”。
注册银行
这包括需要改变所有的常用寄存器（基础和替代）和逻辑元件
在这些寄存器中的数据。
算术逻辑单元（ ALU ）
单位累加器和标志寄存器，并执行8位算术和逻辑运算， 16位算术
业务（不含递增和递减） ，位操作，并设置标志寄存器。
VERI科幻阳离子方法
该CZ80CPU核心的功能是由专用的硬件建模的方式进行验证。相同的刺激
施加到包含原始的Zilog Z84C00芯片硬件模型，并将结果与比较
核心的模拟输出。
设备利用率&性能
该CZ80CPU被设计成在频率高达80 MHz的一个典型的0.5微米工艺运行，它使用较少的
比8K门视技术。该CZ80CPU是一种技术独立设计，可以
在各种处理技术来实现。
支持
家庭
CYCLONE
的Stratix
的Stratix - II
设备
经过测试
EP1C6-6
EP1S10-5
EP2S15-3
LES
3897
3621
3048
采用
内存
存储位
-
-
-
-
-
-
性能
F
最大
82兆赫
99兆赫
138兆赫
注：结果速度进行了优化
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CZ80CPU宏功能数据表
可交付
VHDL或Verilog HDL源代码
合成后的EDIF网表（网表证）
测试平台（自检）
矢量用于测试核心
将&航线脚本（网表证）
仿真脚本
合成脚本
文档
VERI科幻阳离子方法
该CZ80CPU核心的功能是由专用的硬件建模的方式进行验证。相同的刺激
施加到包含原始的Zilog Z84C00芯片硬件模型，并将结果与比较
核心的模拟输出。
联系信息
CAST公司
11石墙法院
伍德克利夫湖，新泽西州07677美国
电话： +1 201-391-8300
传真：
+1 201-391-8694
电子信箱：
info@cast-inc.com
网址：
www.cast-inc.com
该宏功能的开发
处理器专家
Evatronix SA
2004 ， CAST ， Inc.保留所有权利。内容如有更改，恕不另行通知。
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QQ：2881677436 复制
