W305B
变频控制器与系统恢复
英特尔
集成的核心逻辑
特点
英特尔索拉诺/ 810E单芯片解决方案， FTG / 810
可编程时钟输出频率低于
1 MHz的增量
集成的故障安全看门狗定时器系统
恢复
自动切换到HW选择或SW
可编程时钟频率时，看门狗定时器
超时
能看门狗后，产生系统复位的
定时器超时后或输出频率的变化
通过SMBus接口
支持SMBus的字节读/写和块读/写
操作简化系统BIOS发展
厂商ID和版本ID的支持
可编程驱动强度的SDRAM和PCI
输出时钟
CPU ， AGP ， PCI的可编程输出歪斜
和SDRAM
采用Cypress的传播最大化EMI抑制
频谱技术
低抖动和严格控制的时钟偏差
两份CPU时钟
十三份SDRAM时钟
八份PCI时钟
同步APIC时钟的一个副本
三份66 - MHz的输出
三份48 - MHz的输出
双强14.31818 MHz的参考复印件一份
时钟
一个RESET输出系统恢复
SMBus接口用于关闭未使用的时钟
关键的特定连接的阳离子
CPU ， SDRAM输出的周期到周期抖动： ............. 250 PS
APIC ， 48兆赫， 3V66 ， PCI输出
周期到周期抖动： ........................................... ........ 500 PS
CPU ， 3V66输出偏斜： .......................................... 175 PS
SDRAM ， APIC ， 48 - MHz输出偏斜： ....................... 250 PS
PCI输出偏斜： .............................................. ......... 500 PS
CPU到SDRAM偏移（ @ 133 MHz）的....................... ±0.5纳秒
CPU到SDRAM偏移（ @ 100MHz）的................. 4.5至5.5纳秒
CPU为3V66偏移（ @ 66兆赫） ........................ 7.0 8.0纳秒
3V66到PCI歪斜（ 3V66铅） .......................... 1.5至3.5纳秒
PCI到APIC斜.............................................. ....... ±0.5纳秒
框图
VDDQ3
REF2X/FS3
PLL的参考频率
引脚配置
[1]
GND
VDDQ3
REF2X/FS3^
X1
X2
VDDQ3
3V66_0
3V66_1
3V66_2
GND
PCI0/FS0^
PCI1/FS1^
PCI2/FS2^
GND
PCI3
PCI4
VDDQ3
PCI5
PCI6
PCI7
GND
48MHz
48MHz/FS4^
24_48MHz/SEL24_48MHz#*
VDDQ3
SDATA
GND
VDDQ3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDQ2
APIC
GND
VDDQ2
CPU0
CPU1
GND
SDRAM0
SDRAM1
SDRAM2
VDDQ3
GND
SDRAM3
SDRAM4
SDRAM5
SDRAM6
VDDQ3
GND
SDRAM7
SDRAM8
SDRAM9
SDRAM10
VDDQ3
GND
SDRAM11
SDRAM12
RST ＃
SCLK
X1
X2
XTAL
OSC
VDDQ2
SDATA
SCLK
SMBUS
逻辑
分频器，
延迟，
和
相
控制
逻辑
CPU0 ： 1
2
W305B
APIC
VDDQ3
3
（ FS0 ：4）
3V66_0:2
PCI0/FS0
PCI1/FS1
PCI2/FS2
5
13
PLL 1
PCI3 ： 7
SDRAM0 ： 12
RST ＃
VDDQ3
48MHz
PLL2
/2
48MHz/FS4
24_48MHz/SEL24_48MHz#
1.内部100K上拉和100K的下拉电阻出现在标有输入*和^分别。设计不应该仅仅依靠内部上拉电阻
设置I / O引脚高电平或低电平。
赛普拉斯半导体公司
文件编号： 38-07262牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年9月1日
W305B
引脚德网络nitions
引脚名称
REF2X/FS3
PIN号
3
针
TYPE
I / O
引脚说明
参考时钟有2个驱动器/频率选择3 。
3.3V 14.318 MHz的时钟
输出。该引脚也可作为选择肩带确定设备的操作
如上述频率
表5 。
晶振输入。
该引脚具有双重功能。它可以被用作一个外部
14.318 MHz的晶振连接或作为外部参考频率输入。
晶振输出。
外部14.318 MHz的晶振输入连接
连接。如果使用外部基准时，该引脚必须悬空。
PCI时钟0 /频率选择0 。
3.3V 33 - MHz的PCI时钟输出。该引脚
也可作为选择表带，以确定设备的工作频率为
在描述
表5 。
PCI时钟1 /频率选择1 。
3.3V 33 - MHz的PCI时钟输出。该引脚
也可作为选择表带，以确定设备的工作频率为
在描述
表5 。
PCI时钟2 /频率选择2 。
3.3V 33 - MHz的PCI时钟输出。该引脚
也可作为选择表带，以确定设备的工作频率为
在描述
表5 。
PCI时钟3至7。
3.3V 33 - MHz的PCI时钟输出。 PCI0 ： 7可以individ-
ually经由SMBus接口关闭。
66 MHz的时钟输出。
3.3V输出时钟。工作频率为
通过FS0控制： 4 （见
表5）。
48MHz.
3.3V 48 - MHz的非扩频输出。
48 - MHz输出/频率选择4 。
3.3V 48 - MHz的非扩频
输出。该引脚也可作为选择表带，以确定设备的操作
如上述频率
表5 。
24或48 MHz输出/选择24或48MHz的。
3.3V 24或48 MHz的非扩展
光谱输出。该引脚也可作为选择带来确定输出
频率24_48MHz输出。
X1
X2
PCI0/FS0
4
5
11
I
O
I / O
PCI1/FS1
12
I / O
PCI2/FS2
13
I / O
PCI3 ： 7
3V66_0:2
48MHz
48MHz/FS4
15, 16, 18, 19, 20
7, 8, 9
22
23
O
O
O
I / O
24_48MHz/SEL24
_48MHz#
RST ＃
24
I / O
30
O
RESET ＃ 。
开漏RESET ＃输出。
（开-D
雨）
O
CPU时钟输出。
时钟输出，用于在主机总线接口。产量
根据FS0的配置频率： 4 。电压摆幅由设置
VDDQ2.
SDRAM时钟输出。
3.3V输出，用于SDRAM和芯片组。操作
频率由FS0控制： 4（见
表5）。
同步APIC时钟输出。
与运行同步时钟输出
PCI时钟输出。电压摆幅由VDDQ2设置。
数据引脚SMBus的电路。
时钟引脚SMBus的电路。
3.3V电源连接。
电源的输出SDRAM缓存， PCI输出
缓冲器中，参考输出缓冲器和48 -MHz的输出缓冲器。连接到3.3V 。
2.5V电源连接。
电源的APIC和CPU输出缓冲器。
连接到2.5V 。
接地连接。
连接所有接地引脚到公共系统地
平面。
CPU0 ： 1
52, 51
SDRAM0 ：12，
49, 48, 47, 44,
43, 42, 41, 38,
37, 36, 35, 32, 31
55
26
29
2, 6, 17, 25, 28,
34, 40, 46
53, 56
1, 10, 14, 21, 27,
33, 39, 45, 50, 54
O
O
I / O
I
P
P
G
APIC
SDATA
SCLK
VDDQ3
VDDQ2
GND
文件编号： 38-07262牧师* B
第21 2
W305B
打包输出电阻
系列终端电阻
W305B
POWER- ON
RESET
定时器
产量
卜FF器
输出三态
Q
时钟负载
HOLD
产量
低
D
10 k
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
概观
该W305B是一款高度集成的频率定时发生器，
为Intel提供所有需要的时钟源
架构设计师用手工
使用图形tecture平台集成的核心逻辑。
功能说明
I / O引脚工作
上电时就选择带引脚的电源作为逻辑
输入。外部10 - kΩ的电阻捆扎应使用。
图1
显示了捆扎电阻建议的方法
连接。
NS 0
10纳秒
20纳秒
经过2毫秒，该引脚成为输出。假设功率
供应已趋于稳定，届时，将指定的输出频率
交付的引脚。如果电源仍未
达到满值时，输出频率最初可能低于
目标反而会增加目标一旦电源电压有stabi-
lized 。在这两种情况下，一个短的输出时钟周期可以是
从CPU时钟输出时所产生的输出是
启用。
偏移量在时钟信号组
图2，图3 ，
和
图4
代表相
从不同群体的时钟输出之间的关系
在不同的频率模式W305B 。
30纳秒
40纳秒
CPU 66 MHz的
CPU 66期
SDRAM 100 MHz的
SDRAM 100期
3V66 66 MHz的
PCI 33 - MHz的
REF 14.318兆赫
USB 48 MHz的
APIC 16.6兆赫
轮毂-PCI
图2.集团偏移波形（ 66 - MHz的CPU时钟， 100 - MHz的SDRAM时钟）
文件编号： 38-07262牧师* B
第21 3
W305B
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
CPU 100 MHz的
CPU 100期
SDRAM 100期
SDRAM 100 MHz的
3V66 66 MHz的
PCI 33 - MHz的
REF 14.318兆赫
USB 48 MHz的
APIC16.6-MHz
轮毂-PC
图3.组波形偏移量（100 - MHz的CPU时钟， 100 - MHz的SDRAM时钟）
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
CPU 133 MHz的
重复循环
SDRAM 100 MHz的
3V66 66 MHz的
PCI 33 - MHz的
APIC 16.6兆赫
REF 14.318兆赫
USB 48 MHz的
DOT 48 MHz的
图4.组偏移波形（ 133 - MHz的CPU / 100 - MHz的SDRAM ）
文件编号： 38-07262牧师* B
第21 4
W305B
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
CPU 133 MHz的
循环重复
133MHz的SDRAM
3V66 66 MHz的
PCI 33 - MHz的
APIC 16.6兆赫
REF 14.318兆赫
USB 48 MHz的
DOT 48 MHz的
图5.集团偏移波形（ 133 - MHz的CPU / 133 - MHz的SDRAM ）
串行数据接口
该W305B设有两针，串行数据接口，可以
用于精读控制网络连接gure内部寄存器的设置
特定设备的功能。
数据协议
时钟驱动器的串行协议支持字节/字写的，
字节/字的读，写块和块的读操作
表1.命令代码定义
位
7
6:0
说明
0 =块读取或写入的块操作
1 =字节/字读或字节/字写操作
逐字节/字偏移读取或写入操作。为块读或写操作时，这些位
需要被设置为' 0000000 ' 。
控制器。块的读/写操作时，字节必须是
按顺序访问，从最低到最高字节
停止后的任何完整的字节的能力，一直反
ferred 。对于字节/字写入和读出字节操作，系统
控制器可以访问单个索引的字节。的偏移
索引的字节被编码在指令代码。
该命令码的定义中给出
表1中。
表2块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
...
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
第21 5
块读协议
描述
文件编号： 38-07262牧师* B
W305B
变频控制器系统恢复的英特尔集成
核心逻辑
特点
英特尔索拉诺/ 810E单芯片解决方案， FTG / 810
可编程时钟输出频率低于
1 MHz的增量
集成的故障安全看门狗定时器系统
恢复
自动切换到HW选择或SW
可编程时钟频率时，看门狗定时器
超时
能看门狗后，产生系统复位的
定时器超时后或输出频率的变化
通过SMBus接口
支持SMBus的字节读/写和块读/写
操作简化系统BIOS发展
厂商ID和版本ID的支持
可编程驱动强度的SDRAM和PCI
输出时钟
CPU ， AGP ， PCI的可编程输出歪斜
和SDRAM
采用Cypress的传播最大化EMI抑制
频谱技术
低抖动和严格控制的时钟偏差
两份CPU时钟
十三份SDRAM时钟
八份PCI时钟
同步APIC时钟的一个副本
三份66 - MHz的输出
三份48 - MHz的输出
双强14.31818 MHz的参考复印件一份
时钟
一个RESET输出系统恢复
SMBus接口用于关闭未使用的时钟
关键的特定连接的阳离子
CPU ， SDRAM输出的周期到周期抖动： ............. 250 PS
APIC ， 48兆赫， 3V66 ， PCI输出
周期到周期抖动： ........................................... ........ 500 PS
CPU ， 3V66输出偏斜： .......................................... 175 PS
SDRAM ， APIC ， 48 - MHz输出偏斜： ....................... 250 PS
PCI输出偏斜： .............................................. ......... 500 PS
CPU到SDRAM偏移（ @ 133 MHz）的....................... ±0.5纳秒
CPU到SDRAM偏移（ @ 100MHz）的................. 4.5至5.5纳秒
CPU为3V66偏移（ @ 66兆赫） ........................ 7.0 8.0纳秒
3V66到PCI歪斜（ 3V66铅） .......................... 1.5至3.5纳秒
PCI到APIC斜.............................................. ....... ±0.5纳秒
框图
VDDQ3
REF2X/FS3
PLL的参考频率
引脚配置
[1]
GND
VDDQ3
REF2X/FS3^
X1
X2
VDDQ3
3V66_0
3V66_1
3V66_2
GND
PCI0/FS0^
PCI1/FS1^
PCI2/FS2^
GND
PCI3
PCI4
VDDQ3
PCI5
PCI6
PCI7
GND
48MHz
48MHz/FS4^
24_48MHz/SEL24_48MHz#*
VDDQ3
SDATA
GND
VDDQ3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDQ2
APIC
GND
VDDQ2
CPU0
CPU1
GND
SDRAM0
SDRAM1
SDRAM2
VDDQ3
GND
SDRAM3
SDRAM4
SDRAM5
SDRAM6
VDDQ3
GND
SDRAM7
SDRAM8
SDRAM9
SDRAM10
VDDQ3
GND
SDRAM11
SDRAM12
RST ＃
SCLK
X1
X2
XTAL
OSC
VDDQ2
SDATA
SCLK
SMBUS
逻辑
分频器，
延迟，
和
相
控制
逻辑
CPU0 ： 1
2
W305B
APIC
VDDQ3
3
（ FS0 ：4）
3V66_0:2
PCI0/FS0
PCI1/FS1
PCI2/FS2
5
13
PLL 1
PCI3 ： 7
SDRAM0 ： 12
RST ＃
VDDQ3
48MHz
PLL2
/2
48MHz/FS4
24_48MHz/SEL24_48MHz#
1.内部100K上拉和100K的下拉电阻出现在标有输入*和^分别。设计不应该仅仅依靠内部上拉电阻
设置I / O引脚高电平或低电平。
1.0版， 2006年11月20日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第20页1
www.SpectraLinear.com
W305B
引脚德网络nitions
引脚名称
REF2X/FS3
PIN号
3
针
TYPE
I / O
引脚说明
参考时钟有2个驱动器/频率选择3 。
3.3V 14.318 MHz的时钟
输出。该引脚也可作为选择肩带确定设备的操作
如上述频率
表5 。
晶振输入。
该引脚具有双重功能。它可以被用作一个外部
14.318 MHz的晶振连接或作为外部参考频率输入。
晶振输出。
外部14.318 MHz的晶振输入连接
连接。如果使用外部基准时，该引脚必须悬空。
PCI时钟0 /频率选择0 。
3.3V 33 - MHz的PCI时钟输出。该引脚
也可作为选择表带，以确定设备的工作频率为
在描述
表5 。
PCI时钟1 /频率选择1 。
3.3V 33 - MHz的PCI时钟输出。该引脚
也可作为选择表带，以确定设备的工作频率为
在描述
表5 。
PCI时钟2 /频率选择2 。
3.3V 33 - MHz的PCI时钟输出。该引脚
也可作为选择表带，以确定设备的工作频率为
在描述
表5 。
PCI时钟3至7。
3.3V 33 - MHz的PCI时钟输出。 PCI0 ： 7可以individ-
ually经由SMBus接口关闭。
66 MHz的时钟输出。
3.3V输出时钟。工作频率为
通过FS0控制： 4 （见
表5）。
48MHz.
3.3V 48 - MHz的非扩频输出。
48 - MHz输出/频率选择4 。
3.3V 48 - MHz的非扩频
输出。该引脚也可作为选择表带，以确定设备的操作
如上述频率
表5 。
24或48 MHz输出/选择24或48MHz的。
3.3V 24或48 MHz的非扩展
光谱输出。该引脚也可作为选择带来确定输出
频率24_48MHz输出。
X1
X2
PCI0/FS0
4
5
11
I
O
I / O
PCI1/FS1
12
I / O
PCI2/FS2
13
I / O
PCI3 ： 7
3V66_0:2
48MHz
48MHz/FS4
15, 16, 18, 19, 20
7, 8, 9
22
23
O
O
O
I / O
24_48MHz/SEL24
_48MHz#
RST ＃
24
I / O
30
RESET ＃ 。
开漏RESET ＃输出。
O
（开-D
雨）
O
CPU时钟输出。
时钟输出，用于在主机总线接口。产量
根据FS0的配置频率： 4 。电压摆幅由设置
VDDQ2.
SDRAM时钟输出。
3.3V输出，用于SDRAM和芯片组。操作
频率由FS0控制： 4（见
表5）。
同步APIC时钟输出。
与运行同步时钟输出
PCI时钟输出。电压摆幅由VDDQ2设置。
数据引脚SMBus的电路。
时钟引脚SMBus的电路。
3.3V电源连接。
电源的输出SDRAM缓存， PCI输出
缓冲器中，参考输出缓冲器和48 -MHz的输出缓冲器。连接到3.3V 。
2.5V电源连接。
电源的APIC和CPU输出缓冲器。
连接到2.5V 。
接地连接。
连接所有接地引脚到公共系统地
平面。
CPU0 ： 1
52, 51
SDRAM0 ：12，
49, 48, 47, 44,
43, 42, 41, 38,
37, 36, 35, 32, 31
55
26
29
2, 6, 17, 25, 28,
34, 40, 46
53, 56
1, 10, 14, 21, 27,
33, 39, 45, 50, 54
O
O
I / O
I
P
P
G
APIC
SDATA
SCLK
VDDQ3
VDDQ2
GND
1.0版， 2006年11月20日
第20页2
W305B
打包输出电阻
系列终端电阻
W305B
POWER- ON
RESET
定时器
时钟负载
产量
卜FF器
输出三态
Q
HOLD
产量
低
D
10 k
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
概观
该W305B是一款高度集成的频率定时发生器，
为Intel提供所有需要的时钟源
架构设计师用手工
使用图形tecture平台集成的核心逻辑。
功能说明
I / O引脚工作
上电时就选择带引脚的电源作为逻辑
输入。外部10 -K捆扎电阻应使用。
图1
显示了捆扎电阻建议的方法
连接。
NS 0
10纳秒
20纳秒
经过2毫秒，该引脚成为输出。假设功率
供应已趋于稳定，届时，将指定的输出频率
交付的引脚。如果电源仍未
达到满值时，输出频率最初可能低于
目标反而会增加目标一旦电源电压有stabi-
lized 。在这两种情况下，一个短的输出时钟周期可以是
从CPU时钟输出时所产生的输出是
启用。
偏移量在时钟信号组
图2，图3 ，
和
图4
代表相
从不同群体的时钟输出之间的关系
在不同的频率模式W305B 。
30纳秒
40纳秒
CPU 66 MHz的
CPU 66期
SDRAM 100 MHz的
SDRAM 100期
3V66 66 MHz的
PCI 33 - MHz的
REF 14.318兆赫
USB 48 MHz的
APIC 16.6兆赫
轮毂-PCI
图2.集团偏移波形（ 66 - MHz的CPU时钟， 100 - MHz的SDRAM时钟）
1.0版， 2006年11月20日
第20页3
W305B
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
CPU 100期
CPU 100 MHz的
SDRAM 100期
SDRAM 100 MHz的
3V66 66 MHz的
PCI 33 - MHz的
REF 14.318兆赫
USB 48 MHz的
APIC16.6-MHz
轮毂-PC
图3.组波形偏移量（100 - MHz的CPU时钟， 100 - MHz的SDRAM时钟）
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
重复循环
CPU 133 MHz的
SDRAM 100 MHz的
3V66 66 MHz的
PCI 33 - MHz的
APIC 16.6兆赫
REF 14.318兆赫
USB 48 MHz的
DOT 48 MHz的
图4.组偏移波形（ 133 - MHz的CPU / 100 - MHz的SDRAM ）
1.0版， 2006年11月20日
第20页4
W305B
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
CPU 133 MHz的
循环重复
133MHz的SDRAM
3V66 66 MHz的
PCI 33 - MHz的
APIC 16.6兆赫
REF 14.318兆赫
USB 48 MHz的
DOT 48 MHz的
图5.集团偏移波形（ 133 - MHz的CPU / 133 - MHz的SDRAM ）
串行数据接口
该W305B设有两针，串行数据接口，可以
用于精读控制网络连接gure内部寄存器的设置
特定设备的功能。
数据协议
时钟驱动器的串行协议支持字节/字写的，
字节/字的读，写块和块的读操作
表1.命令代码定义
位
7
6:0
说明
0 =块读取或写入的块操作
1 =字节/字读或字节/字写操作
逐字节/字偏移读取或写入操作。为块读或写操作时，这些位
需要被设置为' 0000000 ' 。
控制器。块的读/写操作时，字节必须是
按顺序访问，从最低到最高字节
停止后的任何完整的字节的能力，一直反
ferred 。对于字节/字写入和读出字节操作，系统
控制器可以访问单个索引的字节。的偏移
索引的字节被编码在指令代码。
该命令码的定义中给出
表1中。
表2块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
...
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
块读协议
描述
1.0版， 2006年11月20日
第20页5
W305B
变频控制器与系统恢复
英特尔
集成的核心逻辑
特点
英特尔索拉诺/ 810E单芯片解决方案， FTG / 810
可编程时钟输出频率低于
1 MHz的增量
集成的故障安全看门狗定时器系统
恢复
自动切换到HW选择或SW
可编程时钟频率时，看门狗定时器
超时
能看门狗后，产生系统复位的
定时器超时后或输出频率的变化
通过SMBus接口
支持SMBus的字节读/写和块读/写
操作简化系统BIOS发展
厂商ID和版本ID的支持
可编程驱动强度的SDRAM和PCI
输出时钟
CPU ， AGP ， PCI的可编程输出歪斜
和SDRAM
采用Cypress的传播最大化EMI抑制
频谱技术
低抖动和严格控制的时钟偏差
两份CPU时钟
十三份SDRAM时钟
八份PCI时钟
同步APIC时钟的一个副本
三份66 - MHz的输出
三份48 - MHz的输出
双强14.31818 MHz的参考复印件一份
时钟
一个RESET输出系统恢复
SMBus接口用于关闭未使用的时钟
关键的特定连接的阳离子
CPU ， SDRAM输出的周期到周期抖动： ............. 250 PS
APIC ， 48兆赫， 3V66 ， PCI输出
周期到周期抖动： ........................................... ........ 500 PS
CPU ， 3V66输出偏斜： .......................................... 175 PS
SDRAM ， APIC ， 48 - MHz输出偏斜： ....................... 250 PS
PCI输出偏斜： .............................................. ......... 500 PS
CPU到SDRAM偏移（ @ 133 MHz）的....................... ±0.5纳秒
CPU到SDRAM偏移（ @ 100MHz）的................. 4.5至5.5纳秒
CPU为3V66偏移（ @ 66兆赫） ........................ 7.0 8.0纳秒
3V66到PCI歪斜（ 3V66铅） .......................... 1.5至3.5纳秒
PCI到APIC斜.............................................. ....... ±0.5纳秒
框图
VDDQ3
REF2X/FS3
PLL的参考频率
引脚配置
[1]
GND
VDDQ3
REF2X/FS3^
X1
X2
VDDQ3
3V66_0
3V66_1
3V66_2
GND
PCI0/FS0^
PCI1/FS1^
PCI2/FS2^
GND
PCI3
PCI4
VDDQ3
PCI5
PCI6
PCI7
GND
48MHz
48MHz/FS4^
24_48MHz/SEL24_48MHz#*
VDDQ3
SDATA
GND
VDDQ3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDQ2
APIC
GND
VDDQ2
CPU0
CPU1
GND
SDRAM0
SDRAM1
SDRAM2
VDDQ3
GND
SDRAM3
SDRAM4
SDRAM5
SDRAM6
VDDQ3
GND
SDRAM7
SDRAM8
SDRAM9
SDRAM10
VDDQ3
GND
SDRAM11
SDRAM12
RST ＃
SCLK
X1
X2
XTAL
OSC
VDDQ2
SDATA
SCLK
SMBUS
逻辑
分频器，
延迟，
和
相
控制
逻辑
CPU0 ： 1
2
W305B
APIC
VDDQ3
3
（ FS0 ：4）
3V66_0:2
PCI0/FS0
PCI1/FS1
PCI2/FS2
5
13
PLL 1
PCI3 ： 7
SDRAM0 ： 12
RST ＃
VDDQ3
48MHz
PLL2
/2
48MHz/FS4
24_48MHz/SEL24_48MHz#
1.内部100K上拉和100K的下拉电阻出现在标有输入*和^分别。设计不应该仅仅依靠内部上拉电阻
设置I / O引脚高电平或低电平。
赛普拉斯半导体公司
文件编号： 38-07262牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年9月1日
W305B
引脚德网络nitions
引脚名称
REF2X/FS3
PIN号
3
针
TYPE
I / O
引脚说明
参考时钟有2个驱动器/频率选择3 。
3.3V 14.318 MHz的时钟
输出。该引脚也可作为选择肩带确定设备的操作
如上述频率
表5 。
晶振输入。
该引脚具有双重功能。它可以被用作一个外部
14.318 MHz的晶振连接或作为外部参考频率输入。
晶振输出。
外部14.318 MHz的晶振输入连接
连接。如果使用外部基准时，该引脚必须悬空。
PCI时钟0 /频率选择0 。
3.3V 33 - MHz的PCI时钟输出。该引脚
也可作为选择表带，以确定设备的工作频率为
在描述
表5 。
PCI时钟1 /频率选择1 。
3.3V 33 - MHz的PCI时钟输出。该引脚
也可作为选择表带，以确定设备的工作频率为
在描述
表5 。
PCI时钟2 /频率选择2 。
3.3V 33 - MHz的PCI时钟输出。该引脚
也可作为选择表带，以确定设备的工作频率为
在描述
表5 。
PCI时钟3至7。
3.3V 33 - MHz的PCI时钟输出。 PCI0 ： 7可以individ-
ually经由SMBus接口关闭。
66 MHz的时钟输出。
3.3V输出时钟。工作频率为
通过FS0控制： 4 （见
表5）。
48MHz.
3.3V 48 - MHz的非扩频输出。
48 - MHz输出/频率选择4 。
3.3V 48 - MHz的非扩频
输出。该引脚也可作为选择表带，以确定设备的操作
如上述频率
表5 。
24或48 MHz输出/选择24或48MHz的。
3.3V 24或48 MHz的非扩展
光谱输出。该引脚也可作为选择带来确定输出
频率24_48MHz输出。
X1
X2
PCI0/FS0
4
5
11
I
O
I / O
PCI1/FS1
12
I / O
PCI2/FS2
13
I / O
PCI3 ： 7
3V66_0:2
48MHz
48MHz/FS4
15, 16, 18, 19, 20
7, 8, 9
22
23
O
O
O
I / O
24_48MHz/SEL24
_48MHz#
RST ＃
24
I / O
30
O
RESET ＃ 。
开漏RESET ＃输出。
（开-D
雨）
O
CPU时钟输出。
时钟输出，用于在主机总线接口。产量
根据FS0的配置频率： 4 。电压摆幅由设置
VDDQ2.
SDRAM时钟输出。
3.3V输出，用于SDRAM和芯片组。操作
频率由FS0控制： 4（见
表5）。
同步APIC时钟输出。
与运行同步时钟输出
PCI时钟输出。电压摆幅由VDDQ2设置。
数据引脚SMBus的电路。
时钟引脚SMBus的电路。
3.3V电源连接。
电源的输出SDRAM缓存， PCI输出
缓冲器中，参考输出缓冲器和48 -MHz的输出缓冲器。连接到3.3V 。
2.5V电源连接。
电源的APIC和CPU输出缓冲器。
连接到2.5V 。
接地连接。
连接所有接地引脚到公共系统地
平面。
CPU0 ： 1
52, 51
SDRAM0 ：12，
49, 48, 47, 44,
43, 42, 41, 38,
37, 36, 35, 32, 31
55
26
29
2, 6, 17, 25, 28,
34, 40, 46
53, 56
1, 10, 14, 21, 27,
33, 39, 45, 50, 54
O
O
I / O
I
P
P
G
APIC
SDATA
SCLK
VDDQ3
VDDQ2
GND
文件编号： 38-07262牧师* B
第21 2
W305B
打包输出电阻
系列终端电阻
W305B
POWER- ON
RESET
定时器
产量
卜FF器
输出三态
Q
时钟负载
HOLD
产量
低
D
10 k
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
概观
该W305B是一款高度集成的频率定时发生器，
为Intel提供所有需要的时钟源
架构设计师用手工
使用图形tecture平台集成的核心逻辑。
功能说明
I / O引脚工作
上电时就选择带引脚的电源作为逻辑
输入。外部10 - kΩ的电阻捆扎应使用。
图1
显示了捆扎电阻建议的方法
连接。
NS 0
10纳秒
20纳秒
经过2毫秒，该引脚成为输出。假设功率
供应已趋于稳定，届时，将指定的输出频率
交付的引脚。如果电源仍未
达到满值时，输出频率最初可能低于
目标反而会增加目标一旦电源电压有stabi-
lized 。在这两种情况下，一个短的输出时钟周期可以是
从CPU时钟输出时所产生的输出是
启用。
偏移量在时钟信号组
图2，图3 ，
和
图4
代表相
从不同群体的时钟输出之间的关系
在不同的频率模式W305B 。
30纳秒
40纳秒
CPU 66 MHz的
CPU 66期
SDRAM 100 MHz的
SDRAM 100期
3V66 66 MHz的
PCI 33 - MHz的
REF 14.318兆赫
USB 48 MHz的
APIC 16.6兆赫
轮毂-PCI
图2.集团偏移波形（ 66 - MHz的CPU时钟， 100 - MHz的SDRAM时钟）
文件编号： 38-07262牧师* B
第21 3
W305B
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
CPU 100 MHz的
CPU 100期
SDRAM 100期
SDRAM 100 MHz的
3V66 66 MHz的
PCI 33 - MHz的
REF 14.318兆赫
USB 48 MHz的
APIC16.6-MHz
轮毂-PC
图3.组波形偏移量（100 - MHz的CPU时钟， 100 - MHz的SDRAM时钟）
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
CPU 133 MHz的
重复循环
SDRAM 100 MHz的
3V66 66 MHz的
PCI 33 - MHz的
APIC 16.6兆赫
REF 14.318兆赫
USB 48 MHz的
DOT 48 MHz的
图4.组偏移波形（ 133 - MHz的CPU / 100 - MHz的SDRAM ）
文件编号： 38-07262牧师* B
第21 4
W305B
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
CPU 133 MHz的
循环重复
133MHz的SDRAM
3V66 66 MHz的
PCI 33 - MHz的
APIC 16.6兆赫
REF 14.318兆赫
USB 48 MHz的
DOT 48 MHz的
图5.集团偏移波形（ 133 - MHz的CPU / 133 - MHz的SDRAM ）
串行数据接口
该W305B设有两针，串行数据接口，可以
用于精读控制网络连接gure内部寄存器的设置
特定设备的功能。
数据协议
时钟驱动器的串行协议支持字节/字写的，
字节/字的读，写块和块的读操作
表1.命令代码定义
位
7
6:0
说明
0 =块读取或写入的块操作
1 =字节/字读或字节/字写操作
逐字节/字偏移读取或写入操作。为块读或写操作时，这些位
需要被设置为' 0000000 ' 。
控制器。块的读/写操作时，字节必须是
按顺序访问，从最低到最高字节
停止后的任何完整的字节的能力，一直反
ferred 。对于字节/字写入和读出字节操作，系统
控制器可以访问单个索引的字节。的偏移
索引的字节被编码在指令代码。
该命令码的定义中给出
表1中。
表2块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
...
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
第21 5
块读协议
描述
文件编号： 38-07262牧师* B
QQ：2881677436 复制
