【CYP15G0101DXBCYV15G0101DXBCYW15G0101DXB单通道的HOTLink】,IC型号CYW15G0101DXB-BBC,CYW15G0101DXB-BBC PDF资料,CYW15G0101DXB-BBC经销商,ic,电子元器件-51电子网

CYP15G0101DXB

CYV15G0101DXB

CYW15G0101DXB

单通道的HOTLink II 收发器

特点

第二代的HOTLink

技术

符合多种标准

- ESCON

， DVB -ASI ，光纤通道和千兆

以太网（ IEEE802.3z支持）

- CPRI 兼容

- CYW15G0101DXB符合OBSAI - RP3

- CYV15G0101DXB符合SMPTE 259M和

SMPTE 292M

- 8B / 10B编码的位或10位未编码的数据

从195单通道收发器工作，以

1500 MBd的串行数据速率

- CYW15G0101DXB工作在195 1540 MBd的

可选的奇偶校验/产生

可选择的输入时钟选项

可选的输出时钟选项

多帧接收成帧器

- 比特和字节对齐

- 逗号或全部K28.5检测

- 单个或多个字节成帧器的字节对齐

- 低延时选项

同步的LVTTL并行输入和并行输出

接口

内部锁相环（ PLL）的，没有外部

PLL元件

双差分PECL兼容的串行输入

- 内部DC-恢复

双差分PECL兼容的串行输出

—

用于驱动50Ω传输线匹配源

- 无需外部偏置电阻

- 信令速率控制的边缘速率

可选弹性缓冲的接收路径

CYP(V)(W)15G0101DXB

可选的相位对齐的缓冲区传输路径

兼容

- 光纤模块

- 铜电缆

- 电路板走线

JTAG边界扫描

内建自测试（ BIST ），用于在高速链路测试

每通道链路质量指示

- 模拟信号检测

- 数字信号检测

低功耗1.25W @ 3.3V典型

3.3V单电源供电

100球BGA

提供无铅封装选项

0.25μ BiCMOS技术

功能说明

该CYP （ V） 15G0101DXB

[1]

单通道的HOTLink II

收发器是一个点 - 点通信积木

允许数据在高速串行链路上的传输

（光纤，平衡和非平衡传输铜

线）的信号速度范围为195至1500 MBd的。

发送通道并行接收字符的输入

它为串行数据。的接收信道接收串行数据，并

将其转换为并行数据，帧数据以字符bound-

白羊座，译码成帧字符转换成数据，并特别

人物，并介绍了这些字符的输出

图1

说明之间的典型连接

独立

主持人

系统

和

相应

CYP （V）（W）的15G0101DXB份。作为第二代

的HOTLink装置中，所述CYP （V）（W）的15G0101DXB延伸的

的HOTLink II系列具有增强的集成度和

更快的数据速率，同时保持串行链路兼容性

（数据，指令，和BIST ）与其他HOTLink器件。

CYP(V)(W)15G0101DXB

系统主机

串行链路

背板或缆线

连接

注意：

1. CYV15G0101DXB指的是SMPTE 259M和SMPTE 292M标准的设备。 CYW15G0101DXB指OBSAI RP3兼容设备（最大

操作数据速率为1540 MBd的）。 CYP15G0101DXB是指不符合SMPTE 259M和SMPTE 292M病理测试要求和设备

也OBSAI RP3经营1536 MBd的数据速率。 CYP （ V）（ W） 15G0101DXB指的是所有三种设备。

图1的HOTLink II系统连接

赛普拉斯半导体公司

文件编号： 38-02031牧师*

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2005年3月24日

系统主机

CYP15G0101DXB

CYV15G0101DXB

CYW15G0101DXB

该CYW15G0101DXB

[1]

工作在195到1540 MBd的，

它包括运行在两者的OBSAI RP3数据速率

1536 MBd的和768 MBd的。

该CYV15G0101DXB满足SMPTE 259M和

SMPTE 292M符合为每EG34-1999病理

测试要求。的发送（ TX ）第

CYP （V）（W）的15G0101DXB单通道的HOTLink II由

的一字节宽的信道。该信道可以接受8位

数据的字符或预编码的10位的传输

字符。数据字符从发送传递

输入寄存器到嵌入式8B / 10B编码器，以提高

其串行传输特性。这些编码

人物是那么序列化和输出双正

ECL （ PECL ）兼容差分传输线驱动器

在一个比特率的10或20倍的输入参考时钟。

该CYP （ V）的接收（RX ）部分（ W） 15G0101DXB

单信道的HOTLink II由一个字节宽的信道。

所述信道接收的串行位流从一个二

PECL兼容差分线路接收器，并使用一个

完全集成的PLL时钟同步，将恢复

所需的定时数据重建的信息。该

回收的比特流进行反序列化，并装裱成

字符， 8B / 10B解码，并检查传输

错误。恢复解码后的字符，然后写入到

内部弹性缓冲，并提交给目的主机

系统。集成的8B / 10B编码器/解码器可

绕过，在目前外部编码或系统

在并行接口加扰的数据。

TXD [ 7：0]

TXCT [1 ：0]的

并行I / O接口可用于众多被构造

时钟的形式来提供系统的最高灵活性

架构。除了时钟传输路径接口

从一个或多个源，所述接收接口可以是

配置为呈现相对的数据到一个恢复的时钟或一个

本地参考时钟。

发送和接收通道包括BIST模式

发电机和跳棋，分别。这BIST硬件

允许在高速测试的高速串行数据路径

发送和接收部分，以及横跨间

连接链路。

的HOTLink II器件非常适用于多种应用场合

并行接口可以被替换为高速，

点 - 点串行链路。一些应用包括

互连

背板

开关，

路由器，

基站，服务器和视频传输系统。

该CYV15G0101DXB通过测试都符合验证

所有病理测试图案记录在SMPTE

EG34-1999来说，无论是SMPTE 259M和292M的信号

率。测试确保接收器中恢复数据，而不

误差为以下模式：

1.重复20 1和20零。

2.单爆那些44或44零。

3.重复那些19后1零个或19零跟着

1 1钮。

x10

相

对齐

卜FF器

编码器

8B/10B

弹性

卜FF器

解码器

8B/10B

成帧器

串行器

解串器

OUT1±

OUT2±

文件编号： 38-02031牧师*

IN1±

IN2±

RXD [ 7：0]

RXST [2 ：0]的

x11

收发器逻辑框图

第39 2

CYP15G0101DXB

CYV15G0101DXB

CYW15G0101DXB

逻辑框图

REFCLK +

REFCLK-

TXRATE

SPDSEL

TXCLKO +

TXCLKO-

TXMODE [1 ：0]的

TXPER

相位对齐

卜FF器

输入

BIST LFSR

8B/10B

SCSEL

TXD [ 7：0]

TXOP

TXCT [1 ：0]的

TXCKSEL

TXCLK

TXRST

PARCTL

BOE [1：0 ]

BIST启用

LATCH

OUT1+

OUT1–

OUT2+

OUT2–

TXLB

=内部信号

TRSTZ

字符速率时钟

发射PLL

时钟乘法器

字符速率时钟

位速率时钟

发送

模式

M L

移

奇偶

查

产量

启用

LATCH

OELE

RXlE

RX PLL使能

LATCH

BISTLE

字符速率时钟

SDASEL

LPEN

INSEL

IN1+

IN1–

IN2+

IN2–

TXLB

FRAMCHAR

RFEN

RFMODE

DECMODE

RXRATE

RXMODE

RXCKSEL

JTAG

边界

扫描

调节器

TMS

TCLK

TDI

TDO

接受

信号

MONITOR

成帧器

时钟&

数据

恢复

PLL

移

LFI

弹性

卜FF器

10B/8B

BIST

产量

RXD [ 7：0]

RXOP

RXST [2 ：0]的

RXCLK +

RXCLK ↑

延迟

RXCLKC +

时钟

SELECT

÷2

文件编号： 38-02031牧师*

第39 3

CYP15G0101DXB

CYV15G0101DXB

CYW15G0101DXB

引脚配置

顶视图

RFEN

BOE[0]

BISTLE

RXST[2]

RXOP

RXD[0]

IN2+

IN2–

LPEN

BOE[1]

DECMOD

RXST[1]

RXD[1]

RXD[2]

RXD[3]

RXD[4]

TDO

RXlE

FRAMCHA

OELE

RXST[0]

RXD[5]

RXD[6]

RXD[7]

OUT2–

OUT2+

IN1+

IN1–

SPDSEL

GND

TXD[3]

TXD[2]

TXD[1]

#NC

[2]

OUT1–

OUT1+

INSEL

TDI

RXMODE TXMODE [ 1 ]

TXRATE TXMODE [ 0 ]

SDASEL

GND

TXD[6]

TXD[5]

TXD[4]

RXCLKC + RXRATE

GND

LFI

RXCLK ↑

RXCLK +

GND

TXCT[1]

TXCT[0]

TXD[7]

底部视图

PARCTL RFMODE

TMS

TCLK

TXPER

TXOP

TXCLK

TXD[0]

TRSTZ

RXCKSEL TXCKSEL

REFCLK- REFCLK +

TXCLKO + TXCLKO-

TXRST

#NC

[2]

SCSEL

#NC

[2]

INSEL

TDI

OUT1–

OUT1+

#NC

[2]

IN1+

IN1–

SPDSEL

GND

TXD[3]

TXD[2]

TXD[1]

OUT2–

OUT2+

TDO

RXlE

FRAMCHA

OELE

RXST[0]

RXD[5]

RXD[6]

RXD[7]

IN2+

IN2–

LPEN

BOE[1]

DECMOD

RXST[1]

RXD[1]

RXD[2]

RXD[3]

RXD[4]

RFEN

BOE[0]

BISTLE

RXST[2]

RXOP

RXD[0]

TXMODE [1] RXMODE

TXMODE [ 0 ] TXRATE

SDASEL

GND

TXD[6]

TXD[5]

TXD[4]

RFMODE PARCTL

TRSTZ

TMS

TCLK

TXPER

TXOP

TXCLK

TXD[0]

RXRATE RXCLKC +

GND

TXCT[1]

TXCT[0]

TXD[7]

GND

LFI

RXCLK ↑

RXCLK +

TXCKSEL RXCKSEL

REFCLK + REFCLK-

TXCLKO- TXCLKO +

#NC

[2]

TXRST

#NC

[2]

SCSEL

注意：

2. #NC =不连接。

文件编号： 38-02031牧师*

第39 4

CYP15G0101DXB

CYV15G0101DXB

CYW15G0101DXB

引脚说明

CYP （ V）（ W） 15G0101DXB单通道的HOTLink II

引脚名称

TXPER

I / O特性信号说明

LVTTL输出，

相对于变化

REFCLK-

[3]

发射路径奇偶校验错误。

高电平有效。断言（高），如果奇偶校验检查已启用

（ PARCTL

≠

低），并在编码器检测到一个奇偶错误。该输出为高一

发送的字符时钟周期的用以指示检测到奇偶校验错误的字符

呈现给编码器。

如果检测到一个奇偶错误时，字符中的错误将被替换为C0.7字符迫使

一个对应坏字符检测在链路的远端。这种替换

发生不管该接口的编码/未编码状态。

当BIST启用了特定的发送通道， BIST进展提出了关于这一

输出。每511个字符时间（加上16个字符的Word同步序列时，

接收通道的时钟由REFCLK ，即RXCKSEL = LOW ）时， TXPER信号

脉冲高一发送字符的时钟周期（如果RXCKSEL = MID）或17

发送字符的时钟周期（如果RXCKSEL =低或高）来表示一个完整的通

通过BIST序列。对于RXCKSEL =低或高，如果TXMODE [ 1 ： 0 ] = 11 ，则没有

字同步序列是在BIST发送， TXPER脉冲高一发送字符

时钟周期。

该输出还提供了一个相对齐缓冲器下溢/上溢的指示

条件。当相位对齐缓冲区启用（ TXCKSEL

≠

低或TXCKSEL = LOW

和TXRATE =高），和一个下溢/上溢条件被检测到， TXPER被断言

并保持有效，直到一个原子字同步序列发送或TXRST是

采样低到recenter相位对齐的缓冲区。

TXCT [1 ：0]的

LVTTL输入，

同步的，

由TXCLK ↑采样

或REFCLK ↑

[3]

传输控制。

这些输入被捕获在发送接口的上升沿

通过TXCKSEL作为选择，并且被传递到编码器或发送移位时钟。他们

确定如何将TXD [ 7：0]的字符被解释。当启用了编码器，这些

输入确定是否TXD [ 7：0]的字符被编码为数据，一个特殊字符代码，

一个填充K28.5字符或字同步序列。当编码器被旁路，这些

输入被解释为数据位。看

表1

了解详细信息。

发送数据输入。

这些输入被捕获在发射的上升沿

通过TXCKSEL作为选择，并传递到编码器或发送移位器接口时钟。

当启用了编码器（ TXMODE [ 1 ]

≠

低）， TXD [ 7：0]指定的特定数据或

命令要发送的字符。当编码器被旁路，这些输入被解释

作为10位输入的字符的数据位。看

表1

了解详细信息。

发送通道的数据信号

TXD [ 7：0]

LVTTL输入，

同步的，

由TXCLK ↑采样

或REFCLK ↑

[3]

TXOP

LVTTL输入，

发射路径奇校验。

当奇偶校验使能（ PARCTL

≠

LOW ），奇偶校验

同步的，

在此输入捕获的异或与TXD总线上的数据（有时TXCT [1： 0]）的

内部上拉，

来验证所捕获的字符的完整性。看

表2

了解详细信息。

由TXCLK ↑采样

或REFCLK ↑

[3]

LVTTL输入，

同步的，

内部上拉下来，

由TXCLK ↑采样

或REFCLK ↑

[3]

特殊字符选择。

用在一些发射模式连同TXCTx [1：0 ]进行编码

特殊字符或发起一个字同步序列。当传输路径是

配置选择TXCLK时钟输入寄存器（ TXCKSEL =中频和高频）， SCSEL

被捕获相对于TXCLK ↑ 。

高），该输入被采样（或输出改变）相对于上升沿和下降沿都

SCSEL

注意：

3.当REFCLK被配置用于半速率操作（ TXRATE

的REFCLK 。

文件编号： 38-02031牧师*

第39 5