W134M/W134S
关键的特定连接的阳离子
电源电压： V ...............................................
DD
= 3.3V±0.165V
工作温度： ................................... 0 ° C至+ 70°C
输入阈值： ............................................... ...典型值为1.5V
最大输入电压： ........................................ V
DD
+0.5V
最大输入频率： ..................................... 100兆赫
输出占空比： ...................................六十分之四十〇 ％，最坏的情况
输出类型： ........................... RAMBUS信号级（ RSL ）
（ Rambus的通道） 。在中点的通道，所述RAC
感官BUSCLK使用其自己的DLL时钟对齐，然后
由一个固定除以4 ，产生Synclk 。
PCLK是在存储器控制器（RMC）使用的时钟
核心逻辑电路，而Synclk是为核心逻辑中使用的时钟
RAC的接口。随着齿轮比DDLL在一起
逻辑使用户能够直接从PCLK交换数据
域的Synclk域，而无需额外增加
等待时间进行同步。在一般情况下， PCLK和Synclk可以
有不同的频率，所以该齿轮比逻辑必
选择合适的M和N分频器，使得
对PCLK / M和Synclk / N频率相等。在一间
十分有趣的例子， PCLK = 133兆赫， Synclk = 100 MHz和
M = 4时，N = 3 ，得到PCLK / M = Synclk / N = 33兆赫。这
例如时钟波形的齿轮比是逻辑
所示
图2中。
从齿轮比逻辑， PCLK / M ，输出时钟
Synclk / N ，是从核心逻辑输出并传送到
DRCG鉴相器的输入。对PCLK / M的路由和
Synclk / N必须匹配在核心逻辑以及对
板。
的PCLK / M相位比较与Synclk / N，则DRCG后
鉴相器驱动一个相位定位的调整阶段
的DRCG输出时钟， BUSCLK 。因为一切的
分布式循环是固定的延时，调整BUSCLK调整
Synclk的相位和Synclk / N从而相位。在这
地分布环路调节的Synclk / N为相位
匹配PCLK / M期的，在所述的输入置零的相位误差
DRCG鉴相器。当该时钟被对准，数据可以
直接从PCLK域交换到Synclk
域。
表1
示PCLK和BUSCLK的组合
最感兴趣的频率，通过齿轮比进行组织。
DDLL系统结构和传动比
逻辑
图1
显示了分布式延迟锁定环（ DDLL ）
系统体系结构，包括主系统时钟源，
直接Rambus的时钟发生器（ DRCG ）和核心逻辑
包含Rambus的访问单元（RAC） ， Rambus公司
存储器控制器（ RMC ）和齿轮比的逻辑。 （这
图中代表抽象的差分时钟作为
单BUSCLK线。 ）
该DDLL的目的是频率锁定以及相位对齐
核心逻辑和Rambus的时钟（ PCLK和SYNCLK ）在
为了允许数据传送，而无需RMC / RAC的边界
造成额外延时。在DDLL架构，锁相环（PLL）是
用于产生所需BUSCLK频率，而
分布式环形成一个DLL对齐PCLK的相位和
Synclk在RMC / RAC边界。
主时钟源驱动系统时钟（PCLK ）到
核心逻辑电路，并驱动所述参考时钟（ REFCLK ）到
DRCG 。对于典型的英特尔架构平台， REFCLK会
一半的CPU前端总线频率。在DRCG内部的PLL
乘以REFCLK以产生期望的频率为BUSCLK ，
和BUSCLK通过终止传输线驱动
表1.支持PCLK和BUSCLK频率，通过齿轮比
传动比和BUSCLK
PCLK
67兆赫
100兆赫
133兆赫
150兆赫
200兆赫
400兆赫
267兆赫
356兆赫
400兆赫
300兆赫
400兆赫
2.0
1.5
1.33
1.0
267兆赫
400兆赫
PCLK
Synclk
PCLK / M =
Synclk / N
图2.传动比时序图
文件编号： 38-07426牧师* C
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