CYS25G0101DX
SONET OC- 48收发器
特点
I
I
I
I
I
I
I
I
I
功能说明
该CYS25G0101DX SONET OC- 48收发器是一种commu-
通信业基石高速SONET数据通信
系统蒸发散。它提供了完整的并行至串行和串行到并行
转换，时钟产生，时钟和数据恢复
在单个芯片中的操作进行全面的SONET遵从优化。
SONET OC- 48的操作
符合Bellcore和ITU抖动标准
2.488 Gbaud的串行信号传输速率
通过多种模式可选环回或循环
单155.52 MHz参考时钟
发送FIFO进行灵活的数据接口时钟
16位并行 - 串行的发送路径的转换
串行到16位的并行变换的接收路径
同步并行接口
LVPECL兼容
HSTL标准
内部发送和接收锁相环（ PLL）的
CML差分串行输入
50 mV的输入灵敏度
100
内部终端和DC恢复
CML差分串行输出
50源匹配
的传输线（ 100
迪FF erential
传输线）
直接接口标准的光纤模块
小于1.0W典型功耗
120针14毫米× 14毫米TQFP
待机省电模式，循环不活跃
0.25μ BiCMOS技术
无铅适用的货物
发送通道
新数据总是被接受的16位并行发送接口
一速率的155.52兆赫。这个数据被传递给一个小的集成
FIFO允许数据的SONET之间灵活传输
处理器和发送串行化。由于每个16位字被读出
从发送FIFO ，其被串行化并送出到高
以2.488千兆位/秒的速率高速差分线路驱动器。
接收路径
作为串行数据在差分线路接收器接收到的，它是
传递给时钟和数据恢复（CDR）的PLL ，其提取一个
从该数据流中的转换精度低抖动时钟。
这个比特率时钟被用于采样数据流和接收
的数据。每个16位的时候，一个新的字呈现在
随着时钟接收并行接口。
I
I
I
并行接口
并行I / O接口支持高速总线通信
使用HSTL信号电平，以最大限度地减小了电源系统蒸发散
消费和董事会的风景线。该HSTL输出
能够驱动未终止的传输线的小于
的两倍以上70毫米和终止50传输线
该长度。
该CYS25G0101DX收发器的并行HSTL I / O也可以
被配置在LVPECL的信号电平来操作。这是
通过改变V外部进行
DDQ
, V
REF
并创建一个简单的
电路在收发器的并行输出的终止
界面。
I
I
I
I
I
I
赛普拉斯半导体公司
文件编号： 38-02009牧师* K
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年7月27日
CYS25G0101DX
时钟
用于发送数据路径的源时钟由恢复时钟或外部BITS （建筑一体化可选
定时源）的参考时钟。 CDR的PLL的低抖动可将发送数据的路径满足所有的Bellcore的循环定时操作
和ITU抖动要求。
通过多种方式回送和环路可用于诊断和正常运行。对于包含冗余系统
被保持在待机状态下的SONET环，所述CYS25G0101DX也可以动态地断电以节省系统电源。
图1. CYS25G0101DX系统连接
SONET数据
处理器
传输数据
接口
16
16
CYS25G0101DX
TXD [ 15：0]
TXCLKI
FIFO_RST
FIFO_ERR
TXCLKO
RXD [ 15：0]
RXCLK
LOOPTIME
DIAGLOOP
LOOPA
LINELOOP
RESET
PWRDN
LOCKREF
LFI
系统或电信总线
REFCLK
±
2
155.52兆赫
位时间
参考
主机总线
接口
接收数据
接口
数据时钟&
方向
控制
IN +
IN-
SD
OUT-
OUT +
串行数据
串行数据
RD +
RD ↑
SD
TD-
TD +
光纤
XCVR
光纤
光纤链接
状态和
系统
控制
文件编号： 38-02009牧师* K
第17页3
CYS25G0101DX
引脚配置
120引脚薄型四方扁平封装的引脚配置如下。
[1, 2]
图2. 120引脚薄型四方扁平封装引脚配置
VCCQ \\ NC *
RXCP1
VSSQ \\ NC *
VSSQ \\ NC *
顶视图
CM_SER
VCCQ
VCCQ
VSSQ
VSSQ
VCCQ
VCCQ
VCCQ
UT +
UT-
RXCN2
RXCN1
RXCP2
VCCQ
VSSQ
NC
VSSQ
VSSQ
IN +
IN-
NC
NC
NC
NC
93
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
92
NC
91
NC
LFI
RESET
DIAG LOOP
LINELOO P
LOOPA
VSSN
VCCN
VSSN
VSSN
SD
LOCKREF
- [R XD [0]
- [R XD [1]
- [R XD [2]
- [R XD [3]
VSSN
VDDQ
- [R XD [4]
- [R XD [5]
- [R XD [6]
- [R XD [7]
VSSN
VDDQ
RXCLK
VSSN
VDDQ
NC
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
CYS25G0101DX
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
NC
VCCQ
VSSQ
REFCLK +
REFCLK-
NC
LO OPTIME
PW RDN
VSSN
VCCN
VSSN
TXCLKO
VSSN
VDDQ
TXD[0]
TXD[1]
TXD[2]
TXD[3]
VCCQ
VSSQ
VCCN
VSSN
TXD[4]
TXD[5]
TXD[6]
TXD[7]
TXD[8]
TXD[9]
TXD[10]
TXD[11]
74
73
72
71
70
69
68
67
66
65
64
63
62
61
32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60
VCCQ
NC
VSSQ
VCC
RXD[12]
RXD[13]
RXD[15]
TXD[15]
TXD[14]
TXD[13]
TXD[12]
RXD[14]
VC CQ
RXD[8]
FIFO_RST
TXCLKI
VD DQ
VDDQ
VCC
VSSN
VSSN
VSSQ
VSSN
NC
笔记
1.无连接（ NC）引脚悬空或漂浮。连接任何这些引脚的正或负的电源会导致不正确的操作或故障
该设备。
2.销113和119或者是无连接或VSSQ 。使用VSSQ与新一代OC- 48 SERDES设备的兼容性。销116或者是无连接或VCCQ 。
使用VCCQ与新一代OC- 48 SERDES设备的兼容性。
文件编号： 38-02009牧师* K
FIFO_ERR
RXD[10]
RXD[11]
RXD[9]
VSSN
VREF
第17页4
CYS25G0101DX
引脚说明
CYS25G0101DX OC- 48 SONET收发器
引脚名称
TXD [ 15：0]
TXCLKI
I / O特性
信号说明
发射路径信号
HSTL输入，
并行传输数据输入。
一个16位字，由TXCLKI ↑采样。 TXD [15]是最
通过TXCLKI ↑显著位采样（第一位发送） 。
HSTL时钟输入
并行发送数据输入时钟。
该TXCLKI用于将数据传送到输入
注册串行的。该TXCLKI样品的数据， TXD [ 15：0]上的上升沿
的时钟周期。
发送时钟输出。
由所选择的发射的比特率时钟的16分。它被用来
协调字节上游逻辑和CYS25G0101DX之间的广泛转移。
参考电压HSTL并行输入总线。
V
DDQ
/2.
[3]
TXCLKO
V
REF
HSTL时钟输出
输入模拟
参考
HSTL输出，
同步
HSTL时钟输出
类似物
类似物
类似物
类似物
类似物
差分LVPECL
输入
LVTTL输出
接收路径信号
RXD [ 15：0]
RXCLK
CM_SER
RXCN1
RXCN2
RXCP1
RXCP2
REFCLK-
并行接收数据输出。
这些输出变化所RXCLK ↓ 。 RXD [15]是
所述输出字的最显著位和被接收的第一串行接口上。
接收时钟输出。
除以比特率时钟从接收到的串行抽取的16
流。 RXD [15：0 ]被同步输出的RXCLK的下降沿。
共模终端。
电容分流到V
SS
对于共模噪声。
接收环路滤波电容（负） 。
接收环路滤波电容（负） 。
接收环路滤波电容（正） 。
接收环路滤波电容（正） 。
参考时钟。
此时钟输入被用作用于发送的定时基准和
接收系统锁相环。该输入时钟的衍生物用于时钟传输的并行接口。
参考时钟内部偏置有利的交流耦合的时钟信号。
线路故障指示器。
低电平时，此信号指示所选择的接收数据
流被检测为无效或者通过在SD或操作接收VCO低输入
超出其极限。
重置所有逻辑功能，除了发送FIFO 。
接收PLL锁定参考。
当低，接收PLL锁定到REFCLK代替
接收到的串行数据流。
信号检测。
当低，接收PLL锁定到REFCLK而不是接收到的串行
数据流。在SD需要被连接到外部的光模块，以指示一
丢失接收到的光功率。
发送FIFO的错误。
高电平时，发送FIFO中有任何不足或溢出。
当发生这种情况时，FIFO内部的信息交换机制清除内9时钟的FIFO中
周期。此外， FIFO_RST是在设备加电时激活，以确保输入和输出
FIFO的指针设置为最大的分离。
发送FIFO复位。
低电平时，发送FIFO的输入和输出指针设置为
最大的分离。 FIFO_RST是在设备加电时激活，以确保在与
FIFO的列指针被设置为最大的分离。当FIFO被复位，其输出
数据是1010 ...的图案。
设备断电。
当低，逻辑和驱动程序都将被禁用，并放入
其中只有最小的功率耗散待机状态。
设备控制和状态信号
LFI
RESET
LOCKREF
SD
LVTTL输入
LVTTL输入
LVTTL输入
FIFO_ERR
LVTTL输出
FIFO_RST
LVTTL输入
PWRDN
LVTTL输入
记
3. V
REF
等于（Ⅴ
CC
- 1.33V ） ，如果连接至并行的LVPECL接口。
文件编号： 38-02009牧师* K
第17页5
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