CYS25G0101DX
SONET OC- 48收发器
特点
I
I
I
I
I
I
I
I
I
功能说明
该CYS25G0101DX SONET OC- 48收发器是一种commu-
通信业基石高速SONET数据通信
系统蒸发散。它提供了完整的并行至串行和串行到并行
转换，时钟产生，时钟和数据恢复
在单个芯片中的操作进行全面的SONET遵从优化。
SONET OC- 48的操作
符合Bellcore和ITU抖动标准
2.488 Gbaud的串行信号传输速率
通过多种模式可选环回或循环
单155.52 MHz参考时钟
发送FIFO进行灵活的数据接口时钟
16位并行 - 串行的发送路径的转换
串行到16位的并行变换的接收路径
同步并行接口
LVPECL兼容
HSTL标准
内部发送和接收锁相环（ PLL）的
CML差分串行输入
50 mV的输入灵敏度
100
内部终端和DC恢复
CML差分串行输出
50源匹配
的传输线（ 100
迪FF erential
传输线）
直接接口标准的光纤模块
小于1.0W典型功耗
120针14毫米× 14毫米TQFP
待机省电模式，循环不活跃
0.25μ BiCMOS技术
无铅适用的货物
发送通道
新数据总是被接受的16位并行发送接口
一速率的155.52兆赫。这个数据被传递给一个小的集成
FIFO允许数据的SONET之间灵活传输
处理器和发送串行化。由于每个16位字被读出
从发送FIFO ，其被串行化并送出到高
以2.488千兆位/秒的速率高速差分线路驱动器。
接收路径
作为串行数据在差分线路接收器接收到的，它是
传递给时钟和数据恢复（CDR）的PLL ，其提取一个
从该数据流中的转换精度低抖动时钟。
这个比特率时钟被用于采样数据流和接收
的数据。每个16位的时候，一个新的字呈现在
随着时钟接收并行接口。
I
I
I
并行接口
并行I / O接口支持高速总线通信
使用HSTL信号电平，以最大限度地减小了电源系统蒸发散
消费和董事会的风景线。该HSTL输出
能够驱动未终止的传输线的小于
的两倍以上70毫米和终止50传输线
该长度。
该CYS25G0101DX收发器的并行HSTL I / O也可以
被配置在LVPECL的信号电平来操作。这是
通过改变V外部进行
DDQ
, V
REF
并创建一个简单的
电路在收发器的并行输出的终止
界面。
I
I
I
I
I
I
赛普拉斯半导体公司
文件编号： 38-02009牧师* K
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年7月27日
CYS25G0101DX
时钟
用于发送数据路径的源时钟由恢复时钟或外部BITS （建筑一体化可选
定时源）的参考时钟。 CDR的PLL的低抖动可将发送数据的路径满足所有的Bellcore的循环定时操作
和ITU抖动要求。
通过多种方式回送和环路可用于诊断和正常运行。对于包含冗余系统
被保持在待机状态下的SONET环，所述CYS25G0101DX也可以动态地断电以节省系统电源。
图1. CYS25G0101DX系统连接
SONET数据
处理器
传输数据
接口
16
16
CYS25G0101DX
TXD [ 15：0]
TXCLKI
FIFO_RST
FIFO_ERR
TXCLKO
RXD [ 15：0]
RXCLK
LOOPTIME
DIAGLOOP
LOOPA
LINELOOP
RESET
PWRDN
LOCKREF
LFI
系统或电信总线
REFCLK
±
2
155.52兆赫
位时间
参考
主机总线
接口
接收数据
接口
数据时钟&
方向
控制
IN +
IN-
SD
OUT-
OUT +
串行数据
串行数据
RD +
RD ↑
SD
TD-
TD +
光纤
XCVR
光纤
光纤链接
状态和
系统
控制
文件编号： 38-02009牧师* K
第17页3
CYS25G0101DX
引脚配置
120引脚薄型四方扁平封装的引脚配置如下。
[1, 2]
图2. 120引脚薄型四方扁平封装引脚配置
VCCQ \\ NC *
RXCP1
VSSQ \\ NC *
VSSQ \\ NC *
顶视图
CM_SER
VCCQ
VCCQ
VSSQ
VSSQ
VCCQ
VCCQ
VCCQ
UT +
UT-
RXCN2
RXCN1
RXCP2
VCCQ
VSSQ
NC
VSSQ
VSSQ
IN +
IN-
NC
NC
NC
NC
93
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
92
NC
91
NC
LFI
RESET
DIAG LOOP
LINELOO P
LOOPA
VSSN
VCCN
VSSN
VSSN
SD
LOCKREF
- [R XD [0]
- [R XD [1]
- [R XD [2]
- [R XD [3]
VSSN
VDDQ
- [R XD [4]
- [R XD [5]
- [R XD [6]
- [R XD [7]
VSSN
VDDQ
RXCLK
VSSN
VDDQ
NC
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
CYS25G0101DX
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
NC
VCCQ
VSSQ
REFCLK +
REFCLK-
NC
LO OPTIME
PW RDN
VSSN
VCCN
VSSN
TXCLKO
VSSN
VDDQ
TXD[0]
TXD[1]
TXD[2]
TXD[3]
VCCQ
VSSQ
VCCN
VSSN
TXD[4]
TXD[5]
TXD[6]
TXD[7]
TXD[8]
TXD[9]
TXD[10]
TXD[11]
74
73
72
71
70
69
68
67
66
65
64
63
62
61
32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60
VCCQ
NC
VSSQ
VCC
RXD[12]
RXD[13]
RXD[15]
TXD[15]
TXD[14]
TXD[13]
TXD[12]
RXD[14]
VC CQ
RXD[8]
FIFO_RST
TXCLKI
VD DQ
VDDQ
VCC
VSSN
VSSN
VSSQ
VSSN
NC
笔记
1.无连接（ NC）引脚悬空或漂浮。连接任何这些引脚的正或负的电源会导致不正确的操作或故障
该设备。
2.销113和119或者是无连接或VSSQ 。使用VSSQ与新一代OC- 48 SERDES设备的兼容性。销116或者是无连接或VCCQ 。
使用VCCQ与新一代OC- 48 SERDES设备的兼容性。
文件编号： 38-02009牧师* K
FIFO_ERR
RXD[10]
RXD[11]
RXD[9]
VSSN
VREF
第17页4
CYS25G0101DX
引脚说明
CYS25G0101DX OC- 48 SONET收发器
引脚名称
TXD [ 15：0]
TXCLKI
I / O特性
信号说明
发射路径信号
HSTL输入，
并行传输数据输入。
一个16位字，由TXCLKI ↑采样。 TXD [15]是最
通过TXCLKI ↑显著位采样（第一位发送） 。
HSTL时钟输入
并行发送数据输入时钟。
该TXCLKI用于将数据传送到输入
注册串行的。该TXCLKI样品的数据， TXD [ 15：0]上的上升沿
的时钟周期。
发送时钟输出。
由所选择的发射的比特率时钟的16分。它被用来
协调字节上游逻辑和CYS25G0101DX之间的广泛转移。
参考电压HSTL并行输入总线。
V
DDQ
/2.
[3]
TXCLKO
V
REF
HSTL时钟输出
输入模拟
参考
HSTL输出，
同步
HSTL时钟输出
类似物
类似物
类似物
类似物
类似物
差分LVPECL
输入
LVTTL输出
接收路径信号
RXD [ 15：0]
RXCLK
CM_SER
RXCN1
RXCN2
RXCP1
RXCP2
REFCLK-
并行接收数据输出。
这些输出变化所RXCLK ↓ 。 RXD [15]是
所述输出字的最显著位和被接收的第一串行接口上。
接收时钟输出。
除以比特率时钟从接收到的串行抽取的16
流。 RXD [15：0 ]被同步输出的RXCLK的下降沿。
共模终端。
电容分流到V
SS
对于共模噪声。
接收环路滤波电容（负） 。
接收环路滤波电容（负） 。
接收环路滤波电容（正） 。
接收环路滤波电容（正） 。
参考时钟。
此时钟输入被用作用于发送的定时基准和
接收系统锁相环。该输入时钟的衍生物用于时钟传输的并行接口。
参考时钟内部偏置有利的交流耦合的时钟信号。
线路故障指示器。
低电平时，此信号指示所选择的接收数据
流被检测为无效或者通过在SD或操作接收VCO低输入
超出其极限。
重置所有逻辑功能，除了发送FIFO 。
接收PLL锁定参考。
当低，接收PLL锁定到REFCLK代替
接收到的串行数据流。
信号检测。
当低，接收PLL锁定到REFCLK而不是接收到的串行
数据流。在SD需要被连接到外部的光模块，以指示一
丢失接收到的光功率。
发送FIFO的错误。
高电平时，发送FIFO中有任何不足或溢出。
当发生这种情况时，FIFO内部的信息交换机制清除内9时钟的FIFO中
周期。此外， FIFO_RST是在设备加电时激活，以确保输入和输出
FIFO的指针设置为最大的分离。
发送FIFO复位。
低电平时，发送FIFO的输入和输出指针设置为
最大的分离。 FIFO_RST是在设备加电时激活，以确保在与
FIFO的列指针被设置为最大的分离。当FIFO被复位，其输出
数据是1010 ...的图案。
设备断电。
当低，逻辑和驱动程序都将被禁用，并放入
其中只有最小的功率耗散待机状态。
设备控制和状态信号
LFI
RESET
LOCKREF
SD
LVTTL输入
LVTTL输入
LVTTL输入
FIFO_ERR
LVTTL输出
FIFO_RST
LVTTL输入
PWRDN
LVTTL输入
记
3. V
REF
等于（Ⅴ
CC
- 1.33V ） ，如果连接至并行的LVPECL接口。
文件编号： 38-02009牧师* K
第17页5
CYS25G0101DX
SONET OC- 48收发器
特点
SONET OC- 48的操作
符合Bellcore和ITU抖动标准
2.488 - Gbaud的串行信号传输速率
多种可选择的环回/环通模式
单155.52 MHz的参考时钟
发送FIFO进行灵活的数据接口时钟
16位并行 - 串行的发送路径的转换
串行到16位的并行变换的接收路径
同步并行接口
- LVPECL兼容
在单个芯片中的数据恢复操作，充分优化
SONET合规性。
发送通道
新的数据被接受，在16位的并行传送接口
在155.52兆赫的速率。这个数据被传递到一个小
集成的FIFO ，以便之间的数据的柔性传递
SONET处理器和串行传输。为每个16位
字从发送FIFO读取，它被序列化并发送
出以2.488的速率的高速差分线路驱动器
千兆位/秒。
接收路径
作为串行数据在差分线路接收器接收到的，它是
传递给时钟和数据恢复（CDR）的PLL ，其
提取物中的转换精度低抖动时钟
数据流。该位速率时钟，然后用于采样数据
流和接收数据。每16位时代，一个新词
呈现在接收并行接口以及一个时钟。
并行接口
并行I / O接口支持高速总线通讯
使用HSTL信号电平，以最大限度地减小了电源阳离子
消费和董事会的风景线。该HSTL输出
能够驱动未终止的传输线的小于
70毫米，并终止超过50Ω的传输线
两倍长度。
该CYS25G0101DX收发器的并行HSTL I / O能
也可以配置在LVPECL的信号电平来操作。这
都可以通过改变V外部完成
DDQ
, V
REF
和
创建一个简单的电路在收发信机的终止
并行输出接口。
时钟
用于发送数据路径的源时钟是从可选
无论所恢复的时钟或外部BITS （建筑物
集成的定时源）的参考时钟。的低抖动
CYS25G0101DX
TXD [ 15：0]
TXCLKI
FIFO_RST
FIFO_ERR
TXCLKO
RXD [ 15：0]
RXCLK
LOOPTIME
DIAGLOOP
LOOPA
LINELOOP
RESET
PWRDN
LOCKREF
LFI
- HSTL标准
内部发送和接收锁相环
（锁相环）
差分CML串行输入
- 50 mV的输入灵敏度
— 100
内部终端和DC-恢复
CML差分串行输出
—
50源匹配
的传输线（ 100
差分传输线）
直接接口标准的光纤模块
小于1.0W典型功耗
120针14毫米× 14毫米TQFP
备用电源节省模式为无活性环
0.25μ BiCMOS技术
功能说明
该CYS25G0101DX SONET OC- 48收发器是一种
通信构建模块高速SONET数据
通信。它提供了完整的并行到串行和
串行 - 并行转换，时钟产生，时钟和
系统或电信总线
SONET数据
处理器
传输数据
接口
16
REFCLK
±
2
主机总线
接口
接收数据
接口
16
155.52兆赫
位时间
参考
数据时钟&
方向
控制
IN +
IN-
SD
OUT-
OUT +
串行数据
串行数据
RD +
RD ↑
SD
TD-
TD +
光纤
XCVR
光纤
光纤链接
状态和
系统
控制
图1. CYS25G0101DX系统连接
赛普拉斯半导体公司
文件编号： 38-02009牧师*
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的二〇〇二年十二月三十零日
CYS25G0101DX
CDR PLL允许发送数据路径的循环定时操作
同时仍然满足所有的Bellcore和ITU抖动要求。
多环回和环通模式可用于
诊断和正常运行。对于包含系统
被保持在待机状态下冗余SONET环路，该
CYS25G0101DX也可以动态地断电以
节省系统功耗。
逻辑框图
（ 155.52 MHz）的
TXCLKI TXD [ 15：0]
FIFO_RST
16
16
产量
注册
÷
16
FIFO_ERR
TXCLKO
（ 155.52 MHz）的
REFCLK
±
（ 155.52 MHz）的
RXCLK
RXD [ 15：0]
输入
注册
TX PLL
X16
FIFO
÷
16
移
回收
位时钟
RX CDR
PLL
锁定到参考
重定时
数据
TX位时钟
移
LOOPTIME
DIAGLOOP
LINELOOP
LOOPA
锁定到数据/
时钟控制
逻辑
OUT
±
PWRDN LOCKREF
SD
LFI
RESET
IN
±
文件编号： 38-02009牧师*
分页： 15 2
CYS25G0101DX
引脚配置
[1, 2]
120引脚薄型四方扁平封装引脚配置
VCCQ \\ NC *
RXCP1
RXCN1
VSSQ \\ NC *
VCCQ
NC
VSSQ \\ NC *
RXCP2
RXCN2
顶视图
VSSQ
VCCQ
IN +
IN-
VSSQ
CM_SER
VCCQ
VCCQ
VSSQ
VCCQ
ü T +
ü T-
NC
NC
VSSQ
NC
VSSQ
VCCQ
NC
NC
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
NC
LFI
RESET
DIAGLOOP
LINELOOP
LOOPA
VSSN
VCCN
VSSN
VSSN
SD
LOCKREF
RXD[0]
RXD[1]
RXD[2]
RXD[3]
VSSN
VDDQ
RXD[4]
RXD[5]
RXD[6]
RXD[7]
VSSN
VDDQ
RXCLK
VSSN
VDDQ
NC
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
CYS25G0101DX
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
NC
VCCQ
VSSQ
REFCLK +
REFCLK-
NC
LOOPTIME
PWRDN
VSSN
VCCN
VSSN
TXCLKO
VSSN
VDDQ
TXD[0]
TXD[1]
TXD[2]
TXD[3]
VCCQ
VSSQ
VCCN
VSSN
TXD[4]
TXD[5]
TXD[6]
TXD[7]
TXD[8]
TXD[9]
TXD[10]
TXD[11]
74
73
72
71
70
69
68
67
66
65
64
63
62
61
32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60
VSSQ
VCCQ
NC
NC
VC CQ
RXD[8]
注意事项：
1.无连接（ NC ）引脚必须悬空或浮动。连接任何这些引脚的正或负的电源可能会造成错误操作
或设备的故障。
2.引脚113和119可以是无连接或VSSQ 。使用VSSQ与新一代OC- 48 SERDES设备的兼容性。销116可以是无
连接或VCCQ 。使用VCCQ与新一代OC- 48 SERDES设备的兼容性。
文件编号： 38-02009牧师*
VSSN
VD DQ
RXD[12]
RXD[13]
RXD[14]
RXD[15]
VSSN
VDDQ
VCC
VSSN
FIFO_ERR
FIFO_RST
TXD[15]
TXD[14]
TXD[13]
TXD[12]
TXCLKI
VSSN
VCC
VREF
VSSQ
RXD[9]
RXD[10]
RXD[11]
第15 3
CYS25G0101DX
引脚说明
CYS25G0101DX OC- 48 SONET收发器
引脚名称
TXD [ 15：0]
TXCLKI
I / O特性
信号说明
发射路径信号
HSTL输入，
并行传输数据输入。
一个16位字，由TXCLKI ↑采样。 TXD [15]是最
通过TXCLKI ↑显著位采样（第一位发送） 。
HSTL时钟输入
并行发送数据输入时钟。
该TXCLKI用于将数据传送到输入
注册串行的。该TXCLKI样品的数据， TXD [ 15：0]上的上升沿
的时钟周期。
发送时钟输出。
由所选择的发射的比特率时钟的16分。它可用于
协调上游逻辑和CYS25G0101DX之间的字节宽的传输。
参考电压HSTL并行输入总线。
V
DDQ
/2.
[3]
TXCLKO
V
REF
HSTL时钟输出
输入模拟
参考
HSTL输出，
同步
HSTL时钟输出
类似物
类似物
类似物
类似物
类似物
接收路径信号
RXD [ 15：0]
RXCLK
CM_SER
RXCN1
RXCN2
RXCP1
RXCP2
REFCLK-
并行接收数据输出。
这些输出变化所RXCLK ↓ 。 RXD [15]是
所述输出字的最显著位，并且接收第一串行接口上。
接收时钟输出。
除以比特率时钟从接收到的串行提取的16
流。 RXD [15：0 ]被同步输出的RXCLK的下降沿。
共模终端。
电容分流到V
SS
对于共模噪声。
收到环路滤波电容（负）
收到环路滤波电容（负）
收到环路滤波电容（正）
收到环路滤波电容（正）
设备控制和状态信号
差分LVPECL
参考时钟。
此时钟输入被用作用于发送的定时基准和
输入
接收系统锁相环。这个输入时钟的衍生物也可用于时钟发送并行的
界面。参考时钟内部偏置，允许交流耦合时钟信号。
LVTTL输出
线路故障指示器。
低电平时，此信号指示所选择的接收数据
流被检测为无效通过任一在SD的低电平输入，或由接收VCO的
超出其规定的限制进行操作。
重置所有逻辑功能，除了发送FIFO 。
接收PLL锁定参考。
当低，接收PLL锁定到REFCLK代替
接收到的串行数据流。
信号检测。
当低，接收PLL锁定到REFCLK而不是接收到的串行
数据流。在SD是要连接到一个外部的光模块，以指示丢失
接收的光功率。
发送FIFO的错误。
当HIGH发送FIFO中有任何不足或溢出。当
发生这种情况时，FIFO的内部结算机制将清除内9个时钟周期的FIFO中。
此外， FIFO_RST必须在设备上电时被启动，以确保输入和输出
FIFO的指针设置为最大的分离。
发送FIFO复位。
低电平时，发送FIFO的输入和输出指针设置为
最大的分离。 FIFO_RST必须在设备上电时被启动，以确保
中和从FIFO指针被设置为最大的分离。当FIFO正在
复位时，输出的数据是1010 ...的图案。
设备断电。
当低，逻辑和驱动程序都将被禁用，并放入
其中只有最小的功率耗散待机状态。
诊断环回控制。
高电平时，数据传输是通过路由接收
时钟和数据恢复，并在RXD [ 15：0]呈现输出。低电平时，接收到的
串行数据通过接收时钟和数据恢复路由，并在所呈现的
RXD [ 15：0]输出。
LFI
RESET
LOCKREF
SD
LVTTL输入
LVTTL输入
LVTTL输入
FIFO_ERR
LVTTL输出
FIFO_RST
LVTTL输入
PWRDN
LVTTL输入
闭环控制信号
DIAGLOOP
LVTTL输入
注意：
3. V
REF
等于（Ⅴ
CC
- 1.33 ）V ，如果连接至并行的LVPECL接口。
文件编号： 38-02009牧师*
第15 4
CYS25G0101DX
CYS25G0101DX OC- 48 SONET收发器
（续）
引脚名称
LINELOOP
I / O特性
LVTTL输入
信号说明
线路环回控制。
高电平时，接收到的串行数据从循环接收到回
时钟恢复是通过恢复时钟后发送。当LINELOOP为低时，数据
传递给输出±线驱动器是由LOOPA控制。当两个LINELOOP和LOOPA
都低，传递给输出±线驱动器中的数据在发送器中产生。
模拟线路环回。
当LINELOOP为低，并LOOPA为高电平时，接收到的串行
数据被循环从接收输入缓冲器传送输出缓冲器回来，但并没有被路由
通过时钟和数据恢复PLL 。当LOOPA为低时，数据传递到
输出±线驱动器是由LINELOOP控制。
循环时间模式。
当高，提取的接收位时钟代替发送位时钟。
当低时， REFCLK输入乘以16 ，以产生发送比特时钟。
差分串行数据输出。
这种差分CML输出（ + 3.3V参考）能够
驾驶结束50
传输线或商用光纤发射机模块。
差分串行数据输入。
此差分输入接受为串行数据流
反序列化和时钟提取。
+ 3.3V电源（数字和低速I / O功能）
信号和电源地（对于数字和低速I / O功能）
+ 3.3V静音电源（用于模拟功能）
安静地（模拟功能）
+ 1.5V供电的HSTL输出
[4]
发送FIFO中有任何不足或溢出。该FIFO
可以从外部复位清除错误指示如果没有
采取行动，内部结算机制，将清除
FIFO在9个时钟周期。当FIFO处于复位状态时，
输出数据是1010 。
发射PLL时钟乘法器
发射PLL时钟乘法器接受155.52 MHz的
外部时钟的REFCLK输入，并乘以该时钟
由16生成的位速率时钟用于通过发送移位寄存器使用。
操作串行信号传输速率和允许的范围
REFCLK频率列于
表7中。
该REFCLK阶段
噪声限值满足SONET合规性进行说明
图5中。
的REFCLK ±输入是一个标准的LVPECL输入。
串行器
从相位对齐缓冲器的并行数据被传递到
串行其使用将并行数据转换为串行数据
由发送PLL时钟产生的比特率时钟多
钳。 TXD [15]是输出字的最高显著位，并
在串行接口上的第一传输。
串行输出驱动器
串行接口输出驱动器利用了高性
曼斯差分电流模式逻辑（ CML）提供
源匹配的传输线的驱动程序。该驱动程序
从发送移位器或接收的接收数据
回送的数据。输出具有相当于信号摆幅
该标准LVPECL驱动程序，并且能够驱动
交流耦合的光模块或传输线。
LOOPA
LVTTL输入
LOOPTIME
串行I / O
OUT-
IN-
动力
V
CCN
V
SSN
V
CCQ
V
SSQ
V
DDQ
LVTTL输入
差分CML
产量
差分CML
输入
动力
地
动力
地
动力
CYS25G0101DX操作
该CYS25G0101DX是设计了一个高度可配置的设备
使用，以支持对大量数据的可靠传输
高速串行链路。它执行所需的时钟和数据
恢复，时钟产生，串行 - 并行转换，并
并行 - 串行转换。 CYS25G0101DX还提供
不同的环回功能。
CYS25G0101DX发送数据路径
操作模式
该CYS25G0101DX的发射路径支持16位
加厚数据路径。
相位对齐缓冲区
从输入寄存器的数据被传递到相位对齐缓冲
（先进先出） 。这个缓冲器被用来吸收时钟相位差
发送输入时钟和内部字符之间
时钟。
相位对齐缓冲器的初始化时发生
FIFO_RST输入为低电平。当FIFO_RST是
返回高电平，本输入时钟相位相对于
TXCLKO设置。设置后，输入时钟允许在倾斜
时间长达方向上相对于任一半的字符周期
REFCLK （即±180
°)
。这个时间偏移允许的延迟路径
字符时钟（相对于REFLCK ）到因改变
工作电压和温度，同时不影响对
所希望的操作。 FIFO_RST是一个异步输入。
FIFO_ERR在发送FIFO错误指示灯。当高，
注意：
4. V
DDQ
等于V
CC
如果连接至并行的LVPECL接口。
文件编号： 38-02009牧师*
第15个5
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