【初步CYP15G0101DXA单通道的HOTLink II收发器特点 2nd代的HOTLink技术光】,IC型号CYP15G0101DXA-BBI,CYP15G0101DXA-BBI PDF资料,CYP15G0101DXA-BBI经销商,ic,电子元器件-51电子网

初步

CYP15G0101DXA

单通道的HOTLink II收发器

特点

代的HOTLink

技术

光纤通道和千兆以太网合8B / 10B-

编码位或10位未编码

ESCON ， DVB- ASI标准

SMPTE- 292M ， SMPTE- 259M标准

8位编码的数据传输

- 总吞吐量的2.4千兆位/秒

10位未编码的数据传输

—

总吞吐量的3千兆位/秒

可选的奇偶校验/产生

可选的输入时钟选项

可选择的输出时钟选项

多帧接收成帧器提供对齐

- 比特和字节边界

- 逗号或全部K28.5检测

- 单或多字节成帧器的字节对齐

- 低延时选项

同步并行LVTTL输入接口

同步并行LVTTL输出接口

200到1500 MBd的串行信号传输速率

内部有锁相环

外部PLL组件

双差分LVPECL兼容的串行输入

- 内部DC-恢复

双差分LVPECL兼容串行输出

—

来源相匹配的50Ω传输线

- 无需外部偏置电阻

- 信令速率控制的边缘速率

兼容

- 光纤模块

- 铜电缆

- 电路板走线

JTAG边界扫描

内建自测试（ BIST ），用于在高速链路测试

链路质量指示

- 模拟信号检测

- 数字信号检测

- 频率范围检测

低功耗（ 0.85W典型值）

- + 3.3V单V

供应

100球BGA

0.25μ BiCMOS技术

功能说明

该CYP15G0101DXA单通道的HOTLink II反式

ceiver是一个点 - 点通信积木允许 -

荷兰国际集团的数据通过一个高速串行链路上的传输（光

光纤，平衡，非平衡铜缆传输线），在

信令速度范围为200至1500 MBd的。

发送通道并行接收字符的输入

它为串行数据。的接收信道接收串行数据，并

将其转换为并行数据，将数据解码为字符

并提出这些字符到输出寄存器。

图1

说明独立主机之间的典型连接系

电信设备制造商和相应的CYP15G0101DXA部分。作为一个节

OND代的HOTLink装置中， CYP15G0101DXA EX-

侍弄的HOTLink II系列具有增强的集成度

和更快的数据速率，同时保持串行链路兼容性

（数据，指令，和BIST ）与其他HOTLink器件。

在CYP15G0101DXA单的发送（ TX ）第

通道的HOTLink II由一个字节宽的通道。该

信道可以接受8位数据字符或预式编码

CYP15G0101DXA

系统主机

串行链路

背板或

电缆

连接

图1的HOTLink II系统连接

赛普拉斯半导体公司

文件编号： 38-02061牧师**

3901北一街

圣荷西

CA 95134 408-943-2600

修订后的2002年4月25日

系统主机

初步

ED 10位传输字符。数据字符传递

从发送输入注册以嵌入式8B / 10B恩

编码器，以改善他们的串行传输特性。

这些编码的字符序列，然后从输出

双正ECL （ PECL ）兼容差transmis-

在比特率的锡安线路驱动器或者10或者输入20次

参考时钟。

在CYP15G0101DXA单的接收（RX ）部分

通道的HOTLink II由一个字节宽的通道。该

信道接收的串行位流从两个一PECL-

兼容差动线路接收器，并使用了完全

集成的PLL时钟同步，恢复时间Infor公司

必需的数据重构息。回收的比特

流进行反序列化，并装裱成文字， 8B / 10B DE-

编码，并检查传输错误。 DE-恢复

编码的字符，然后写入到一个内部弹性缓冲的

呃，并提交到目标主机系统。该

集成的8B / 10B编码器/解码器，可以绕过

CYP15G0101DXA

，在目前外部编码或加密数据系统

并行接口。

并行I / O接口可用于众多被构造

时钟的形式来提供系统的最高灵活性

架构。除了时钟传输路径接口

从一个或多个源，所述接收接口可以是

配置为呈现相对的数据到一个恢复时钟（室外

放）或本地参考时钟（输入）。

无论是发送和接收通道包含indepen-

凹痕内建自测试（ BIST ）模式发生器和检查器。

这BIST硬件允许全速测试的高速

在发送和接收部分的串行数据路径，以及

作为整个互连链路。

的HOTLink II器件非常适用于多种应用场合

并行接口可以被替换为高速，点对

指向串行链路。一些应用包括互连

在基站，交换机，路由器，服务器背板和

视频传输设备。

CYP15G0101DXA收发器逻辑框图

TXD [ 7：0]

TXCT [1 ：0]的

RXD [ 7：0]

RXST [2 ：0]的

x11

x10

相

对齐

卜FF器

编码器

8B/10B

弹性

卜FF器

解码器

8B/10B

成帧器

串行器

解串器

OUT1±

OUT2±

文件编号： 38-02061牧师**

IN1±

IN2±

第40 2

初步

逻辑框图

REFCLK +

REFCLK-

TXRATE

SPDSEL

TXCLKO +

TXCLKO-

TXMODE [1 ：0]的

TXPER

相位对齐

卜FF器

输入

BIST LFSR

8B/10B

SCSEL

TXD [ 7：0]

TXOP

TXCT [1 ：0]的

TXCKSEL

TXCLK

TXRST

PARCTL

BOE [1：0 ]

BIST启用

LATCH

字符速率时钟

CYP15G0101DXA

=内部信号

TRSTZ

字符速率时钟

发射PLL

时钟乘法器

位速率时钟

发送

模式

移

奇偶

查

OUT1+

OUT1–

OUT2+

OUT2–

TXLB

M L

产量

启用

LATCH

OELE

RXlE

RX PLL使能

LATCH

BISTLE

字符速率时钟

SDASEL

LPEN

INSEL

IN1+

IN1–

IN2+

IN2–

TXLB

FRAMCHAR

RFEN

RFMODE

DECMODE

RXCKSEL

RXMODE

RXRATE

JTAG

边界

扫描

调节器

TMS

TCLK

TDI

TDO

接受

信号

MONITOR

成帧器

时钟&

数据

恢复

PLL

移

LFI

弹性

卜FF器

10B/8B

BIST

产量

RXD [ 7：0]

RXOP

RXST [2 ：0]的

时钟

SELECT

÷2

延迟

RXCLK +

RXCLK ↑

RXCLKC +

文件编号： 38-02061牧师**

第40 3

初步

引脚配置

顶视图

CYP15G0101DXA

IN2+

OUT2–

模式

[1]

IN1+

OUT1–

IN2–

TDO

OUT2+

率

模式

[0]

IN1–

N / C

OUT1+

RFEN

LPEN

RXlE

CLKC +

率

SDA

SEL

SPD

SEL

PAR

CTL

模式

INSEL

BOE[0]

BOE[1]

FRAM

CHAR

GND

TMS

TRSTZ

TDI

BISTLE

DEC

模式

OELE

GND

TCLK

CKSEL

ST[2]

ST[1]

ST[0]

GND

每

REF

CLK “

REF

CLK +

RXOP

D[1]

D[5]

GND

TXOP

CLKO +

CLKO-

D[0]

D[2]

D[6]

LFI

CT[1]

D[6]

D[3]

CLK

TXRST

#NC

D[3]

D[7]

CLK “

CT[0]

D[5]

D[2]

D[0]

#NC

D[4]

CLK +

D[7]

D[4]

D[1]

SCSEL

底部视图

OUT1–

IN1+

模式

[1]

模式

OUT2–

IN2+

OUT1+

#NC

IN1–

模式

[0]

率

OUT2+

TDO

IN2–

INSEL

模式

PAR

CTL

SPD

SEL

SDA

SEL

率

CLKC +

RXlE

LPEN

RFEN

TDI

TRSTZ

TMS

GND

FRAM

CHAR

BOE[1]

BOE[0]

CKSEL

TCLK

GND

OELE

DEC

模式

BISTLE

REF

CLK +

REF

CLK “

每

GND

ST[0]

ST[1]

ST[2]

CLKO-

CLKO +

TXOP

GND

D[5]

D[1]

RXOP

#NC

TXRST

CLK

D[3]

D[6]

CT[1]

LFI

D[6]

D[2]

D[0]

#NC

D[0]

D[2]

D[5]

CT[0]

CLK “

D[7]

D[3]

SCSEL

D[1]

D[4]

D[7]

CLK +

D[4]

注意：

#NC =

不要连接

文件编号： 38-02061牧师**

第40 4

初步

引脚说明

CYP15G0101DXA单通道的HOTLink II收发器

名字

TXPER

I / O特性

LVTTL输出，

相对于变化

REFCLK-

[1]

信号说明

CYP15G0101DXA

发送通道的数据信号

发射路径奇偶校验错误。

高电平有效。断言（高），如果奇偶校验检查已启用

（ PARCTL

≠

低），并在编码器检测到一个奇偶错误。该输出为高电平

一个发送的字符时钟周期的用以指示检测到奇偶校验错误的字符

呈现给编码器。

如果检测到一个奇偶错误时，字符中的错误将被替换为C0.7字符

强迫对应坏字符检测在链路的远端。这再

放置发生无关的接口的编码/未编码状态。

该输出提供了一个相位对齐缓冲器下溢/上溢条件的指示。

当相位对齐缓冲区启用（ TXCKSEL

≠

低或TXCKSEL = LOW和

TXRATE =高），和一个下溢/上溢条件被检测到， TXPER被断言

并保持有效，直到一个原子字同步序列发送或

TXRST采样为低电平，重新中心相对齐缓冲区。

当BIST使能（ BISTLE = HIGH）为传输通道， BIST进展

提出这个输出。每511个字符时间（加上16个字符的字

同步序列时，接收接口的时钟由REFCLK ），该TXPER信号

将脉冲高一发送字符的时钟周期来表示一个完整的通

通过BIST序列。

TXCT [1 ：0]的

LVTTL输入，

同步的，

由TXCLK ↑采样

或REFCLK ↑

[1]

传输控制。

这些输入被捕获在发送接口的上升沿

通过TXCKSEL作为选择，并且被传递到编码器或发送移位时钟。他们

确定如何将TXD [ 7：0]的字符被解释。当编码器被旁路，

这些输入被解释为数据位。当启用了编码器，这些输入

确定是否TXD [ 7：0]的字符被编码为数据，一个特殊字符代码，或

与其他特殊字符的代码代替。看

表1

了解详细信息。

发送数据输入。

这些输入被捕获在发射的上升沿

通过TXCKSEL作为选择，并传递到编码器或发送移位器接口时钟。

当编码器被使能（ TXMODE [1 ：0]的

≠

LL）， TXD [ 7：0]指定的特定数据

或命令要发送的字符。

发射路径奇校验。

当奇偶校验使能（ PARCTL

≠

LOW ）时，

奇偶校验在此输入捕获异或与TXD总线上的数据来验证完整性

所捕获的字符。

TXD [ 7：0]

LVTTL输入，

同步的，

由TXCLK ↑采样

或REFCLK ↑

[1]

LVTTL输入，

同步的，

内部上拉，

通过取样

TXCLK ↑或

REFCLK-

[1]

LVTTL输入，异步

异步的，

内部上拉，

通过取样

TXCLK ↑或

REFCLK-

[1]

TXOP

TXRST

传输时钟相位复位。

低电平有效。当采样为低电平，发送相位

对齐缓冲器被允许调整其数据传输的时序（相对于TXCLK ↑ ），以允许

从输入洁净传递数据的注册编码器或发送移位寄存器。

当TXRST无效（高电平）， TXCLK ↑之间的内在的相位关系

和内部字符速率时钟是固定的，该设备正常运行。

当配置为发送字符流的半速率采样REFCLK

（ TXCKSEL = LOW和TXRATE =高）， TXRST的断言仅用于清除

相位对齐缓冲区故障引起高度不对称的REFCLK周期或REFCLK

输入过多周期到周期抖动。

在这种对准期间，一个或多个字符可以被添加到或从丢失

传输路径作为相位对齐缓冲器清零或复位。

TXRST必须由至少TXCLK两个连续的上升沿被采样为低电平

（或1 REFCLK ↑ ），以确保在复位操作被正确启动的通道上。

当两个TXCKSEL和TXRATE是低输入没有解释。

注意：

1.当REFCLK被配置用于半速率操作（ TXRATE

REFCLK的边缘。

高），该输入被采样（或输出改变）相对于两者的上升和下降

文件编号： 38-02061牧师**

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